整点报时数字钟设计.doc

电子电路课程设计报告 题 目： 整点报时数字钟设计 姓 名： 年级专业： 学 号： 完成时间： 目录 一、设计任务与要求 3 1设计任务 3 2设计要求 3 二、总体概要设计 4 三、单元模块电路设计分析 4 1时钟驱动脉冲产生模块 4 2时间技术模块 5 3校时模块 6 4整点报时 7 5显示选择模块 9 6比较模块 10 四、组装调试 11 1使用的主要仪器及仪表 11 2调试电路的方法和技巧 11 3调试中出现的故障，原因及排除方法 12 五、元器件清单 12 六、设计总结及改进期望 13 七、收获和体会 13 八、参考文献 14 一、设计任务与要求 1设计任务 数字钟一种用数字显示分，秒，时的即使装置，与传统的机械钟相比，它具有走势准确，显示直观，无需机械传动等有点。因而得到了广泛的应用。本次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。通过本次课程设计，进一步加强数字短路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计，组装，调试及故障排除的方法。 2设计要求 数字钟采用数码管显示。显示范围0时0分00秒——23时59分59秒。 有校时功能，可以分别对时及单独校时，使其校正到标准时间； 电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点，并且要求走时准确。 画出电路原理图。 选择元器件及参数，列出有相关元器件的清单。 自行装配和调试，并能发现问题和解决问题。 编写设计报告，写出设计与制作的全过程附上有关资料和图纸，心得体会。 二、总体概要设计 三、单元模块电路设计分析 1时钟驱动脉冲产生模块 时钟驱动脉冲产生模块是构成数字式时钟的核心，它产生一个矩形波时间基准源信号，其稳定性和频率精确度决定了计时的准确度，振荡频率越高，计时精度也就越高。分频器采用计数器实现，以得到1s的标准秒脉冲。通常，数字钟的晶体振荡器输出频率较高，为了得到1HZ的秒信号输入，需要对振荡器的输出信号进行分频。 通常实现分频器的电路是计数器电路，一般采用多级二进制计数器来实现。计数器可用多种方法来构成。 图一 分频电路 2时间技术模块 时间技术模块有时计数，分计数和秒计数等几个部分。时计数模块一般为24进制计数器，其输出为两位8421BCD码形式：分计时和秒计数模块一般为60进制计数器，其输出也为8421BCD码。 图二 秒60进制计数器 秒十位计数单元为6进制计数器，需要进制转换。7490的清零端有两个，分别为，它们同时为高点平时有效，所以可将Q1,Q2分别接到R0(1),R0(2)将10进制计数器转换为6进制计数器，其中Q2可作为向上的进位信号与分个位的计数单元的CKA相连。 分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元基本相同，也是分个位计数单元的Q3作为向上的进位信号应与分十位计数单元的CKA相连。不同的是，分个位单元的Q3，Q0和分十位计数单元的Q2，Q0相与后作为向上的进位信号。这是为了在分校时时不向小时进位，在校时部分还会提到。 图三 时24进制计数器 3校时模块 当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后在进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态。 根据要求，数字钟应该具有分校正和时校正功能，因此，应该截断分个位和时个位的直接计数通路，并采用正常的计时信号与校正信号可以随时切换的电路接入其中，而且在校正分钟时应截断分向时的进位信号，以避免在校分的时候影响小时的状态，从而引起对小时不必要的重新校正。 图四 校时电路 该电路采用2—3/2—2输入端双与或非门和其他辅助器件构成，用2HZ脉冲信号作为校正信号在没有按下校正按钮时，封锁2HZ校正信号，选通秒向分和分向时的进位信号，当按下时按钮，进位信号被封锁，调整信号被选通，如果一直按着按钮，可以实现连续调节。 图五 时效去抖电路 4整点报时 一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字时钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的声频，较复杂的也可以是实时语音提示。根据要求，电路应在整点前5秒钟内开始整点报时，即当时间在59分55秒到59分59秒器件时，报时电路给报时控制信号。 图六 整点报时电路 整点报时电路中蜂鸣器发出声音的条件是时间在59分55秒到59分59秒期间，55到