8位串入并出移位寄存器电路设计.docVIP

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2017-08-06 发布于河南
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8位串入并出移位寄存器电路设计.doc

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8位串入并出移位寄存器电路设计

8位串入并出移位寄存器电路的设计姓名：林蔼龄学号：1060601007 班级：物理系BTEC电子信息工程A班 8位串入并出移位寄存器电路的设计一、实验内容用VHDL语言实现8位串入并出移位寄存器电路的设计。二、程序建立文本编辑新窗口，在文件编辑窗口中输入如下程序： LIBRARY IEEE; USE IEEE.Std_logic_1164.all; ENTITY text IS PORT (a, b, clr, clock: IN BIT; q : BUFFER BIT_VECTOR(0 TO 7)); END text; ARCHITECTURE one OF text IS BEGIN PROCESS (a,b,clr,clock) BEGIN IF clr = 0 THEN q = ELSE IF clockEVENT AND clock = 1 THEN FOR i IN qRANGE LOOP IF i = 0 THEN q (i) = (a AND b); ELSE Q (i) = q(i-1); END IF; END LOOP; END IF; END IF; END PROCESS; END one; 保存本文本。三、仿真结果建立仿真波形文件，进行时序防震，得到的仿真结果如下图1所示：图1