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SystemVerilog 讲座  第一讲: SystemVerilog 基本知识 Verilog HDL的发展历史 1984: Gateway Design Automation 推出 Verilog 初版 1989: Gateway 被Cadence Design Systems 公司收购 1990: Cadence 向业界公开 Verilog HDL 标准 1993: OVI 提升 the Verilog 标准，但没有被普遍接受 1995: IEEE 推出 Verilog HDL (IEEE 1364-1995)标准 2001: IEEE 推出 Verilog IEEE Std1364-2001 标准 2002: IEEE 推出 Verilog IEEE Std1364.1-2002 标准 2002: Accellera 对 SystemVerilog 3.0 进行标准化 – Accellera 是OVI VHDL International (VI)合并后的国际标准化组织 2003: Accellera 标准化后的SystemVerilog 3.1 2006: IEEE 推出带SystemVerilog 扩展的Verilog新标准 为什么称 SystemVerilog 3.x? SystemVerilog 是 对Verilog 革命性的扩展 Verilog 1.0 - IEEE 1364-1995 “Verilog-1995” 标准 – 第一代 IEEE Verilog 标准 Verilog 2.0 - IEEE 1364-2001 “Verilog-2001” 标准 – 第二代 IEEE Verilog 标准 – 显著提升了 Verilog-1995 标准的性能 SystemVerilog 3.x - 国际标准化组织对Verilog-2001的扩展 – 第三代 Verilog 标准 – DAC-2002 - SystemVerilog 3.0 – DAC-2003 - SystemVerilog 3.1 SystemVerilog是Verilog-2001扩展后的超集 assertions mailboxes test program blocks semaphores clocking domains constrained random values process control direct C function calls SystemVerilog是Verilog-2001扩展后的超集 interfaces dynamic processes nested hierarchy 2-state modeling byte unrestricted ports packed arrays implicit port connections array assignments enhanced literals enhanced event control time values units unique/priority case/if logic-specific processes root name space alias const = |= ^= %= -----------------------------------------------------