硬件设计及建模—第12.pptVIP

2.2.5 综合指导 在编译单元域声明的可综合结构有： （1）typedef用户定义类型 （2）自动函数 （3）自动任务 （4）parameter和localparam常量 （5）package导入 package中定义的变量是共享变量，不可综合 package中定义的静态任务和函数也是不可综合的！ 2.3 未命名语句块中的声明 Verilog允许在命名的begin…end或fork…join块中声明局部变量，局部变量避免了对同名但用途不同的模块级变量的无意义访问。 module chip(input clock); integer i; always @(posedge clock) begin : loop integer i; for (i = 0; i = 127; i = i + 1) begin end end endmodule 2.3 未命名语句块中的声明 在命名块中声明的变量可以用包含块名的层次路径引用，层次化引用不可综合，通常在验证程序使用。 module test; reg clock; chip chip(.clock(clock)); always #5 clock = ~clock; initial begin clock = 0; repeat (5) @(negedge clock); $display(“chip.i = %0d”, chip.i); $display(“chip.loop.i = %0d”, chip.loop.i); end endmodule 2.3 未命名语句块中的声明 SystemVerilog扩展了Verilog，允许在未命名块中声明变量，语法与在命名块中声明相同。 module chip(input clock); integer i; always @(posedge clock) begin integer i; for (i = 0; i = 127; i = i + 1) begin end end endmodule 未命名块中声明的变量不能被层次化引用！ 2.4 仿真时间单位和精度 Verilog语言不能在时间值后指定时间单位，时间值之间有简单的关系如1时间单位延时3个时间单位延时，可是…… always #5 clock = ~clock; 时钟周期是多长？10ps？10ns？10ms？单从这条语句本身不能得到答案，那么Verilog中又是如何解决的呢？ 2.4.1 编译指令`timescale 编译指令`timescale包括两部分：时间单位和时间精度，时间精度表明仿真时时间的最小取值。`timescale对文件编译顺序有依赖性。 `timescale 1ns/1ns module A(…); nand #3 (…); endmodule module B(…); nand #5 (…); endmodule `timescale 1ms/1ms module C(…); nand #2 (…); endmodule `timescale 1ns/1ns module A(…); nand #3 (…); endmodule module B(…); nand #5 (…); endmodule `timescale 1ms/1ms module C(…); nand #2 (…); endmodule File A File B File C File A File C File B 2.4.2 SystemVerilog时间单位和精度 1. 包含时间单位的时间值： module adder(input wire[63 : 0] a, b, output reg [63 :0] sum, output reg carry); timeunit 1ns; timeprecision 10ps; //是模块的一部分， …… //而不是作为软件工具的指令 endmodule 2. 使用关键字timeunit和timepr