基于Verilog HDL语言CAN总线控制器设计及验证.doc

基于Verilog HDL语言CAN总线控制器设计及验证摘 要：在此利用Verilog HDL设计了一款CAN总线控制器，首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块，然后用Verilog HDL硬件描述语言设计了各个功能模块，并使用Modelsim软件对各个模块的功能进行了仿真，最后使用FPGA芯片对设计的CAN总线控制器验证，并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。 关键词：CAN总线； 控制器； FPGA； Verilog HDL 中图分类号：TN91934； TP336 文献标识码：A 文章编号：1004373X(2012)10004304 引 言 CAN(Controller Area Network)是由ISO定义的一种串行通信总线，它是一种能有效地支持高安全等级的分布实时控制的新一代网络通信协议，属于现场总线范畴。CAN最早被设计作为汽车环境中微控制器的通讯，在车载各电子控制装置与ECU之间交换信息，形成汽车电子控制网络，目前应用领域已经相当广泛。 近年来，支持CAN协议的芯片不断推出，给CAN总线用户带来了极大的方便。随着我国对现场总线技术需求的增加，CAN总线已经会成为我国最常用的现场总线之一。 基于CAN总线的ECU电子控制单元的开发，也是现在最热门的研究。现在对CAN总线芯片的研究已经不再局限于单一芯片的研究，而是把所有的功能芯片都集中在一块芯片上实现一个完整的ECU的功能。 本项目目的是利用FPGA实现一款支持CAN2.0协议的总线控制器，完成一个通用的能够满足CAN2.0协议的CAN总线控制器软IP核，这样可以在以后的应用中方便的集成到其他系统中去。本文使用Verilog HDL语言，设计了一款支持CAN2.0协议的CAN总线控制器，并利用FPGA芯片在CAN总线网络中对其进行了测试，实现了设计目的。创新点为CAN_Registers设计中寄存器模块、位流处理器的收发部分功能、测试程序、基于该FPGA的CAN总线控制器的节点电路等。 1 CAN总线控制器设计 1.1 CAN控制器设计流程 1.1.1 功能设计 首先对CAN2.0协议进行了深入的分析，掌握了CAN总线协议的各部分内容；而后参照和分析了几种典型的CAN总线控制器的功能；最后选择PHILPS公司生产的CAN总线控制器SJA1000进行进一步的分析，掌握了它的各部分模块的功能。在这些基础上根据需要规划了所设计的CAN总线控制器的功能。 1.1.2 设计描述和功能验证 功能设计完成后，依据功能并参照CAN总线2.0协议，将控制器划分为若干功能模块，明确了各个功能模块的作用。确定模块及其功能之后，用Verilog HDL 语言实现了各模块的设计。接着，利用Modelsim对整个设计进行了功能验证。 1.1.3 逻辑综合 功能仿真通过以后，利用Quartus Ⅱ对所设计的CAN总线控制器进行逻辑综合，并把其配置到FPGA中。 1.1.4 硬件验证 配置到FPGA中以后，用所设计的基于FPGA的CAN总线控制器作为一个节点，与采用SJA1000作为控制器的节点电路进行了通信测试，验证了所设计的CAN总线控制器的功能。 1.2 CAN总线控制器的整体设计 1.2.1 控制器SJA1000的功能结构 SJA1000是PHILIPS公司于1997年推出的一种独立CAN总线控制器，用于汽车和一般环境中的控制器局域网络。SJA1000主要由以下几个部分构成： 接口管理逻辑、发送缓冲器、接收缓冲器、接收滤波器、位数据流处理器、位时序逻辑、错误管理逻。SJA1000是双列直插式集成电路，功能框图如图1所示。 图1 CAN总线控制器的功能框图结构1.2.2 本文中控制器的功能结构 本文设计的CAN控制器参照SJA1000控制器的结构，功能基本框架包含如图2所示的3个功能模块。 CAN_IML是CAN总线控制器接口逻辑，主要功能是解释来自微处理器的命令，控制CAN寄存器的寻址，向微处理器提供中断信息和状态信息。 CAN_Core为CAN协议控制器的核心部分，完成CAN协议中的数据链路层的全部功能以及物理层的部分功能，包括LLC子层的接收滤波、超载通知和恢复管理、MAC子层的数据封装/拆装、帧编码、媒体访问管理、错误检测、错误标定、应答和串行化/解串行化、以及物理层的位编码/解码、位定时和同步。CAN_Registers为一寄存器组，外部微处理器可以通过地址直接访问这些寄存器。根据功能框图，设计了CAN总线控制器的程序结构，如图3所示［