数字电路与逻辑设计第4章触发器.ppt

第4章 触发器;触发器概述4.1RS触发器4.;4.1 触发器概述 ;为了实现记忆功能，触发器必须具;由于每种触发器输入信号的方式不;触发器接收触发信号之前的状态称;4.2.1 基本RS触发器 ;凡是在时钟信号作用下均符合表4;这里可以把表4-1特性表所规定;此外，可以根据特性方程，画出R;4.2.1 基本RS触发器1;如图4-2（a）所示由两个或非;现将VO2输入到G1的另一端，;下面讨论SD和RD在各种情况下;③当SD=RD=0时，电路保持;根据以上的分析，将上述的逻辑关;基本RS触发器除了用两个或非门;在图4-3（b）中，输入端的小;２.动作特点：　　　在基本RS;３.动态特性：（１）输入信号宽;（ａ）　　　　　　　　（ｂ）图;当SD下降沿到达后，经过门G1;可见，触发器的1态开始保持，至;(2)传输延迟时间　　　从输入;它们分别为：　　　　tPLH=;4.2.2 同步RS触发器　　;1.同步RS触发器的电路结构　;该电路由两部分组成：由与非门G;①当CP=0时，与非门G3、G;表4-4　同步RS触发器特性表;除了同步RS触发器，还往往设置;图4-6带异步置位端、异步复位;由图可见，该触发器与上一种触发;在SD加入低电平，可以将触发器;2.动作特点　　　在CP=1期;为了适用于单端信号输入的场合，;如图4-7（b）所示为4位D型;3.动态特性（1）输入信号的宽;图4-8　同步RS触发器;（2）传输延迟时间　　　这里的;4.2.3 主从RS触发器　;主从触发器包含两个触发器:一个;图4-9 主从RS触发器;在电路中，S、R为输入信号，C;主从RS触发器的特性表如表4-;比较前面讲过的同步触发器，会发;12344.3.1 JK触发;JK触发器是一种功能较完善、应;表4-6　JK触发器特性表J ;这里可以把表4-6所规定的逻辑;4.3.1　JK触发器的电路结;改进后的触发器电路结构和图形符;它就是在主从RS触发器的基础上;主从JK触发器的特性表如表4-;在某些集成电路中，输入端J、K;4.3.2JK触发器的动作特点;第二步，CP从高电平下降到低电;4.3.3　JK触发器的动态特;图4-13　主从JK触发器(a;（2）保持时间　　　保持时间是;（3）传输延迟时间　　　这里的;（4）最高时钟频率　　　由图4;也就是说,时钟信号CP的最小周;4.3.4TTL 主从JK 触;这样，作为主触发器的同步RS触;图4-14　TTL主从JK触发;4.4.14.4.24.4.3;4.4.1 ??用CMOS传输门;从电路图中可以看到，它也是一种;①当CP=0、CP=1时，TG;②当CP从0上升到1时（CP=;这种边沿触发器的动作特点是输出;表4-8　CMOS边沿触发器的;如果把这种触发器的四个反相器改;（ａ）　　　　　　　　　　　　;74HC74为单输入端的高速C;(a)　　　　　　　　　　　　;4.4.2维持-阻塞触发器1.;图4-18　维持-阻塞RS触发;电路中与非门G3与G5形成一个;考虑到这样一个情况：在CP=1;例如，CP上升沿期间，S=0，;为了适应单端信号输入的需要，单;此外，还可以加入置位信号SD和;(a)　　　　　　　　　　　(;2.动态特性（1）建立时间ts;因为时钟信号是接到门G3和G4;(2)保持时间tHL　　　为实;在D=1的情况下，当CP上升沿;(3)传输延迟时间tPLH、t;(4)最高时钟频率fCP(ma;时钟信号CP的最小周期为：　　;4.4.3利用传输延迟时间的边;图4-22　利用传输延迟时间的;这种触发器输出状态的变化只发生;4.5T、T′、D触发器 ;4.5.1　T触发器　　　凡是;从特性表可以得出T触发器的特性;从特性方程可以看出，它跟JK触;4.5.2T′触发器　　　T′;图4-25　计数型触发器　　　;4.5.3D触发器　　　凡是在;这里可以把表4-11所规定的逻;用JK触发器能很方便地构成D触;1.触发器,是一种具有记忆功能;2.触发器按逻辑功能分为：RS