时序逻辑设计原理.PPT

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时序逻辑设计原理

制作:金燕华 第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 基本概念 逻辑电路分为两大类: 组合逻辑电路(combinational logic circuit) 时序逻辑电路(sequential logic circuit) 7.1 双稳态元件 亚稳态特性 7.2 锁存器与触发器 —— 是大多数时序电路的基本构件 锁存器(Latch) 根据输入,直接改变其输出(无使能端) 有使能端时,在时钟信号的有效电平之内都可根据数据直接改变其输出状态 触发器(Flip-Flop,F/F) 只在时钟信号的有效边沿改变其输出状态 7.2 锁存器与触发器 S-R锁存器 具有使能端的S-R锁存器 D锁存器 边沿触发式D触发器 具有使能端的边沿触发式D触发器 扫描触发器 主从式触发器(S-R、J-K) 边沿触发式J-K触发器 T触发器 S-R锁存器 S-R锁存器 S-R锁存器 S-R锁存器 S-R锁存器的功能描述 S-R锁存器的功能描述 S-R锁存器的动作特点 输入信号在全部有效电平内,都能直接改变锁存器的状态(直接置位-复位触发器) 输入端需遵守约束条件 抗干扰能力最低 当S=R=1,然后同时取消时 S和R端输入信号脉冲宽度过小 S和R端输入信号同时取反 S - R锁存器(latch) 具有使能端的S-R锁存器 D锁存器 D锁存器的功能描述 锁存器的应用 锁存器的应用 《数字逻辑》期中考试安排 时间:11月6日 星期六 下午 14:30~16:30 地点: 1~70 人文 301 71~105 人文 225 106~120 人文 116 第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点:有反馈回路、有记忆元件 双稳态元件 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点:有反馈回路、有记忆元件 双稳态元件 内容回顾 锁存器与触发器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 锁存器的应用 锁存器的应用 触发器 只在时钟信号的边沿改变其输出状态 触发器 从功能上分 D触发器、S-R触发器、J-K触发器、T触发器 从结构上分 主从结构触发器、边沿触发器 其他类型触发器 带使能端的触发器、扫描触发器 施密特触发器、单稳态触发器 D触发器 触发器的应用 D触发器的定时参数 传播延迟(CLK?Q) 具有预置和清零端的正边沿D触发器 维持阻塞结构D触发器 负边沿触发的D触发器 具有使能端的D触发器 扫描触发器 主从式S-R触发器 主从式S-R触发器的内部时序 主从式J-K触发器 主从式J-K触发器 具有多输入端的J-K触发器 边沿J-K触发器 利用门电路传输延迟时间的边沿J-K触发器 第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 内容回顾 内容回顾 同样是主从结构, 由D锁存器构成的可以称为边沿D触发器 由S-R锁存器构成的不能称为边沿S-R触发器 主从结构的J-K触发器也不是边沿触发!! (1箝位 和 0箝位) 边沿J-K触发器 T触发器 利用D、J-K触发器实现T触发器 利用D触发器实现 D:Q* = D T:Q* = Q’ D = Q’ 利用J-K触发器实现 JK:Q* = J·Q’ + K’·Q T:Q* = Q’ J = K = 1 其他结构的触发器 锁存器与触发器小结 锁存器和触发器 —— 电平有效和边沿有效的区别 按照逻辑功能的不同特点,通常可分为 S-R触发器(锁存器) D触发器(锁存器) J-K触发器 T触发器 S-R触发器(锁存器) S-R触发器(锁存器) J-K触发器 J-K触发器 D触发器(锁存器) T触发器 不同类型触发器间的相互转换 利用D触发器实现 S-R触发器 J-K触发器 T触发器 利用J-K触发器实现 S-R触发器 D触发器 T触发器 关于电路结构和逻辑功能 同一逻辑功能的触发器可用不同电路结构实现 主从结构的D触发器、维持阻塞结构的D触发器 用同一电路结构可做成不同逻辑功能的触发器 维持阻塞结构的:D触发器、J-K触发器 动态参数 —— 保证触发器在工作时能可靠翻转 锁存器的动态参数 输入信号宽度:tW ≥ 2tpd 传输延迟时间: tPLH / tPHL 从输入信号到达,到触发器输出新态稳定建立 与非:tPLH = tpd 、tPHL = 2tpd 或

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