锁相环ppl电路设计.docVIP

锁相环（PLL）电路设计 摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。 关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器 Abstract: This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following. Keyword: PLL, phase detector and loop filter, integrated computing circuits, Comparators目 录 1.前言(绪论) 3 2.总体方案设计 4 3.单元模块设计 5 3.1 集成运算加法器 5 3.2 集成运算的选择及参数计算 6 3.3 正弦波整成方波 7 3.4 锁相环CD4046 10 3.5 分频器(64分频) 13 4.Multisim9.0软件介绍 15 5.系统调试,功能及参数选择 16 6.设计总结 18 7.谢辞(致谢) 18 8.参考文献 19 9.附录 20 1.前 言 PLL（锁相环）是Phase Locked Loop的缩略词。我们设计此实验，实现无频率误差和相位误差的跟踪。锁相环是一个相位负反馈控制系统，主要有鉴相器，环行滤波器和压控振荡器三部分组成，如图1.1所示。鉴相器是相位比较装置，用来检测输入信号和反馈信号之间低通滤波器用于将鉴相器的输出信号的高频成分滤掉，进行平均，获得直流误差输出，通常用有源低通滤波器来实现；压控振荡器是一个电压-频率变换装置，振动频率应随输入电压线性变化，输出信号反馈到鉴相器的一个输入端，对鉴相器起作用的是其相位信号。从整体上来说，输入与输出信号频率差不断减小，直到差值为零，进入锁定状态，相位等于一个极小的数值，实现频率跟踪。 2.总体方案设计 此实验方案如下图2.1:电网上的三相交流,经过一个运算加法器得到一相的正弦交流电,此电压再通过一个比较器,得到频率为50Hz的方波信号，方波信号通入锁相环CD4046，从而实现对电压频率的实时跟踪。 图2.1 总体方案设计方框图 3.单元模块设计 3.1集成运算加法器 将三相交流电变为一相可以用运放加法器。如下图3.1所示，将Va,Vb,Vc相加，送入集成器。这个电路是反相放大器，由于电路存在虚短，Vi=0，在P端接地时，V(N)=0,故N点为虚地。显然它是多端输入的电压并联负反馈电路。 有以下方程式： （3.1） 式(1)中,、、为三相交流, 为运算器反向输入端电压,为运算器输出电压。 由此可得 （3.2） 图3.1 集成运算加法器 由此完成三相电流变为一相正弦电。 3.2集成运放的选择及参数计算 本设计运放使用UA741集成器件,其实际的参数如下表3.1: 表3.1 UA741集成器件参数表 特性 参数 失调