第十章_EDA设计优化 -重庆科创职业学院.ppt

图10-21 Clique对话框 10.3.3 打包（Clique） 图10-22 Clique后的Floorplan 10.3.3 打包（Clique） 10.3.3 打包（Clique） Clique的注意事项： 仅仅对关联的逻辑进行Clique（打包到同一组）。 对速度有更高要求的模块使用打包，那些模块往往处于关键路径，改善它们的速度会提高系统的整体速度。 Clique使用于层次化设计中，将大的、慢速的逻辑块分成小模块，便合理使用Clique。 对整个设计应用打包（同一组）等于没有应用，打包是一种局部的布局规划，适用于设计中的某些模块。 10.3.4 局部逻辑综合选项 图10-23 使用局部逻辑选项 10.3.4 局部逻辑综合选项 * * 第10章 设计优化和设计方法 10.1 面积优化 10.1.1 资源共享 FPGA/CPLD资源的优化具有实用意义： （1）通过优化，可以使用规模更小的可编程逻辑芯片，从而降低系统成本。 （2）对于许多可编程逻辑器件（例如某些公司的CPLD器件），由于布线资源有限，耗用资源过多而严重影响电路性能。 （3）为以后的技术升级，留下更多的可编程资源，方便添加产品的功能。 （4）对于多数可编程逻辑器件，资源耗用太多会使器件功耗显著上升。 10.1.1 资源共享 【例10-1】 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY multmux IS PORT (A0, A1，B : IN std_logic_vector(3 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0)); END multmux; ARCHITECTURE rtl OF multmux IS BEGIN process(A0,A1,B,sel) begin if(sel = 0) then Result = A0 * B; else Result = A1 * B; end if; end process; END rtl; 图10-1 先乘后选择的设计方法RTL结构 图10-2 先选择后乘设计方法RTL结构 【例10-2】 ARCHITECTURE rtl OF muxmult IS signal temp : std_logic_vector(3 downto 0); BEGIN process(A0,A1,B,sel) begin if(sel = 0) then temp = A0; else temp = A1; end if; result = temp * B; end process; END rtl; 图10-3 资源共享反例 10.1.2 逻辑优化 【例10-3】 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY mult1 IS PORT(clk : in std_logic; ma : In std_logic_vector(11 downto 0); mc : out std_logic_vector(23 downto 0)); END mult1; ARCHITECTURE rtl OF mult1 IS signal ta，tb : std_logic_vector(11 downto 0); BEGIN process(clk) begin if(clkevent and clk = 1) then ta = ma; tb = 100110111001; mc = ta * tb; end if; end process; END rtl; 在此构建了一个两输入的乘法器： mc = ta * tb; 【例10-4】 LIBRARY ieee; USE ieee.std_logic_1164