集成电路的无源元件.ppt

第三章 集成电路中的无源元件 2.1 双极集成电路中常用的集成电容器 1）反偏PN结电容 2）MOS电容 1）反偏PN结电容 PN结电容的工艺和NPN管工艺兼容，但是电容值不大。 为了提高零偏单位面积电容，可采用如下图的结构：发射区扩散层－隔离扩散层－隐埋层结构 2）MOS电容 MOS电容的结构 如下图所示： 由半导体物理可知，一般情况下MOS电容的电容值和电容器两端的电压以及下电极掺杂浓度有关 实验表明，当下电极用N+发射区扩散层，当浓度为1020/cm3，tOX0.1um时，就可以认为这类电容器的电容值与工作电压及信号频率无关 2.2 MOS集成电路中常用的MOS电容器 1）感应沟道的单层多晶硅MOS电容 2）双层多晶硅MOS电容 * * * * 集成电路中的无源元件及其特点: IC中常用的无源元件是电阻与电容 其主要优点如下: 其制作工艺与NPN管、MOS管兼容 元件间的匹配及温度跟踪好 其主要缺点如下: 精度低，绝对误差大 温度系数较大 可制作范围有限，不能太多，又不能太少 占用芯片面积大，成本高 本章主要讨论集成无源元件的结构、性能、寄生效应和设计，以及集成电路的内部连线 1、集成电阻器 2、集成电容器 3、互连（内连线） 1.1 基区扩散电阻 1.2 其他常用的集成电阻器 1.3 MOS集成电路中常用的电阻 2.1 双极集成电路中常用的集成电容器 2.2 MOS集成电路中常用的MOS电容器 3.1 金属膜互连 3.2 扩散区互连 3.3 多晶硅连线 3.4 交叉连线 1、集成电阻器－简介 IC中的电阻大多数是利用n型或者P型半导体材料的体电阻获得的。由于硼扩散可作出50～50K?，相对误差20％，因而用得较多。在采用沟道结构时则可作出阻值更大、面积更小的电阻。 设计的任务：根据电阻的阻值，确定电阻的条宽、条长，并根据电阻在版图中的位置决定电阻的走向。 总体而言，集成电路中电路有以下几种： 1）低阻类电阻，如发射区扩散电阻，埋层电阻； 2）中等阻值电阻，如基区扩散电阻； 3）高阻类电阻，如基区沟道电阻，外延层电阻； 4）高精度电阻，如离子注入电阻，薄膜电阻； 下面分别进行介绍 1.1 基区扩散电阻基区（硼）扩散的电阻 1. 其结构、设计和工作原理如下图 阻值的经验公式： Weff是有效条宽，即设计条宽＋横向扩散引起的展宽 Weff＝W＋mXjc m一般取0.5， 故W eff＝W＋0.5Xjc K1是端头修正因子，一般取0.35-0.65 n是拐角个数， K2是拐角修正因子（一般取0.5） L W Weff W P 应用折迭形是因为L是在W确定之后由电阻阻值决定的。当阻值较大时，为了适应版图上给定的位置，电阻条往往要拐弯。这要占用较大的芯片面积。 画出其剖面图(衬底、埋层、隔离结、岛、基区扩散层) 要求：n型外延层接电路最高电位或电阻器电位较高的一端，为什么？ 电阻器阻值的计算： Rs为基区扩散层的薄层电阻 所以设计基区扩散电阻，就是在一定的Rs下，根据R的阻值及精度设计一定的几何图形 讨论以下问题： 2. 实际基区电阻器阻值的修正： 端头、拐角、杂质的横向扩散 端头修正因子 拐角修正因子 杂质的横向扩散修正因子 图3.2-3.3-3.4 薄层电阻的修正 取值主要是根据经验p52 拐角修正因子 杂质的横向扩散修正因子 薄层电阻的修正：由于基区扩散后还有多道高温处理工序，所以杂质还会进一步推进，同时表面的硅会进一步氧化，所以做成管子之后，实际的基区薄层电阻值比原来测量的值要高 下页3. 基区扩散电阻最小条宽的设计 3. 基区扩散电阻最小条宽的设计 基区扩散电阻图形的设计，实际上是在已知电阻R、基区扩散薄层电阻、集电结结深的条件下，设计电阻的条宽、条长、形状。 基区扩散电阻的最小条宽受到三个限制: 1）设计规则决定的最小扩散条宽 2）工艺水平和电阻精度所决定的最小电阻条宽 3）流经电阻的最大电流决定的最小条宽 1）设计规则决定的最小扩散条宽 设计规则主要包括制版、光刻等工艺可实现的最小线条宽度、最小图形间距、最小可开孔、最小套刻精度。 这些值由具体的工艺所决定，主要是为了保证一定的成品率。 2）工艺水平和电阻精度所决定的最小电阻条宽 这里工艺水平主要是指制版、光刻的随机误差。 这两者共同决定最小电阻条宽。 电阻精度是指制造的电阻值的相对误差值的大小。 为了提高精度，一般要增大条宽，但为了保证阻值，在增加条宽的同时必然要增大条长，这将导致芯片面积和寄生电容增加，所以对电阻精度要折衷考虑。 3）流经电阻的