几种D触发器原理探究.docxVIP

D触发器的原理及集成电路设计分析基本简介:基本要求有两个稳定的状态(0、1)，以表示存储内容。能够接收、保存和输出信号。现态和次态现态：触发器接收输入信号之前的状态次态：触发器接收输入信号之后的状态分类按电路结构和工作特点：基本、同步、边沿。按逻辑功能分：RS、JK、D 和 T(T )。其他：TTL 和 CMOS，分立和集成。基本触发器有与非门组成电路及符号工作原理与非门组成的基本 RS 触发器特性表 状态翻转过程需要一定的延迟时间：如 1 0，延迟时间为 tPHL；0 1，延迟时间为 tPLH。由于实际中翻转延迟时间相对于脉冲的宽度和周期很小，故可视为0 简化波形图：设触发器初始状态为0现态、次态、特性表和特性方程现态和次态：现态Qn：触发器接收输入信号之前的状态。次态Qn＋1：触发器接收输入信号之后的新状态。特性表和特性方程特性表： 简化特性表集成基本触发器CMOS 集成基本触发器由与非门组成：CC4044TG输出控制门CMOS集成基本RS触发器CC4044 三态 RS 锁存触发器特性表： 特性方程：当使能控制端信号EN=1时传 输门工作，EN=0时传输门被 禁止，输出端Q为高阻态。TTL 集成基本触发器由与非门组成： (b) 74279、74LS279芯片中集成了两个(a)电路和两个(b)电路共四个触发单元。同步触发器同步RS触发器：触发器的工作状态不仅受输入端(R,S)控制，而且还受时钟脉冲(CP) 的控制。CP : 等周期、等幅的脉冲串。基本 RS 触发器：S-直接置位端；R-直接复位端。(不受CP 控制)同步触发器包括同步RS触发器和同步D触发器。电路组成电路 曾用逻辑符号 国际逻辑符号工作原理当CP=0时，当CP=1时，该触发器与基本 RS 触发器功能相同特性表 特性方程 主要特点:1.RS 之间有约束2.时钟电平控制:CP=1期间接受输入信号；CP=0期间输出保持不变。（抗干扰能力有所增强）同步 D 触发器电路组成及特性方程 (CP=1期间有效)简化电路：省掉反相器。主要特点时钟电平控制，无约束问题；CP=1时跟随。下降沿到来时锁存集成同步D触发器电路组成特性方程：TTL集成同步D触发器两个或非门构成了基本的RS触发器，两个与门是R,S的传输通道，受CP脉冲控制，当CP=0时与门被锁存边沿触发器边沿D触发器电路组成和逻辑符号曾用符号 国际符号 电路组成工作原理(1)接收信号:CP=1主触发器接收输入信号 主触发器跟随D变化(2)输出信号:CP=0主触发器保持不变；从触发器由CP到来之前的QnM确定。 下降沿时刻有效集成边沿D触发器TTL边沿D触发器符号 引出功能端特性表边沿D触发器主要特点CP的上升沿(正边沿)或下降(负边沿)触发抗干扰能力极强；只有置1和置0功能。CMOS边沿D触发器符号 引出功能端集成CMOS触发器的工作原理CMOS主要是以双锁存器组成的主从D触发器和JK触发器。随着CMOS集成电路集成度与速度的不断提高,功耗成为制约CMOS集成电路发展的一个重要因素。为了降低功耗,出现了CMOS双边沿D触发器的研究。CMOS触发器由锁存器组成为此先讨论CMOS 锁存器的工作原理.CMOS 锁存器可以用CMOS 传输门和CMOS 两级反向器组成正反锁电路构成,如图(1)(2)所示.图中锁存器的输入信号,时钟(控制)信号和状态变量分别用D,CP, 和Q 表示.如图(1)(2)所示的锁存器的状态方程分别为图一锁存器两种电路图图a时钟信号cp的下降沿(1到0)锁存图b时钟信号cp的下降沿(0到1)锁存由状态方程式(1)和式(2)可见,图1 (a)所示的锁存器在CP=1时接受输入信号D的值,在CP=0时锁存Q的值;图(b)所示的锁存器在CP=0时接受输入信号D的值,在CP=1时锁存Q的值。但是它们在接受输入信号D的值期间,要求D信号的值保持不变;否则,若D信号发生了变化,Q的电平也跟随D变化。为了实现一次状态转换,常用的方法是将图1中的两个锁存器级联起来构成主从D触发器.图2所示出了CMOS D触发器的一种结构,其中以图(b)所示电路做主触发器() ,以图(a)所示电路作从触发器( )既Q,原图中(a), (b)中的反相器以或非门代替,以便插入异步(直接)置位S和复位R端.显然,该触发器是一个上升沿触发的D触发器,其状态方程表示为Q=D(CP上升沿时刻有效)