总线时序分析方法.pdf

高速数字总线时序分析及计算方法 High Speed Digital Parallel Bus Timing Analysis and Calculation Method 朱永辉 UTStarcom 深圳研发中心Common Hardware 摘要：本文先从简单数字总线模型开始，全面分析了各种因素下高速数字总线时 序裕量的计算方法，并推导出了最基本的计算公式。然后以高速SDRAM 总线为 实例，分析了三种时钟模式下时序裕量的计算实例。最后以此理论为指导，对X 项目SDRAM 总线作出了最优化的调整。 Abstract: Based on basic digital bus model, this paper completely summarize timimg budget analysis of high speed digital bus under various situations ，and deduce the basic calculation equation. Then, based on high speed SDRAM bus, this paper analyze the timing budget calculation examples in three clocking modes. And finally, an optimal timing adjustion is made for X project according to the theory of this paper. 关键词：高速数字总线，时序分析，时序裕量计算，SDRAM 总线，总线时序调 整 Keyword: High Speed Digital Bus, Timing Analysis, Timing Budget Calculation, SDRAM bus ，Bus Timing Adjusting 1.总线时序分析的目的 许多项目都面临着开发，测试时间短，而Time-to-Market 压力又很大，在这种情况下如 何设计可靠的数字系统，对工程师是一个很大的挑战。保证数字总线时序的可靠性是数字系 统可靠工作的最重要的前提。特别在通信系统中，对系统吞吐量，CPU 处理能力等要求越 来越高，因此必须要用到各种各样的高速数字总线，如内存的 SDRAM ，DDR 接口，高速 的CPU 接口以及芯片之间的并行互连接口等。这些类型的总线基本上工作在 100MHz 频率 -9 以上，每个时钟周期小于10 纳秒（10 秒），在这么高的速度下，数据总线上每一个时钟周 期内要求数据被正确地读出和写入，保证这一过程的并不是单单凭设计经验而是要靠对总线 时序的理解和精确的计算。如果发生数字总线的时序错误，会导致误码，非法指令，非法地 址存取直至系统不能启动等不可预测的灾 性后果。本文总结了数字总线时序分析及计算方 法，并且对SDRAM 总线的时序计算做出了全面的总结。 l 时序分析的目的：为了使数据总线上的数据正确地被输入芯片根据时钟锁存，也就是 输出芯片必须满足输入芯片的输入建立时间和输入保持时间的要求。 2．总线时序分析及基本模型计算 2.1 简单总线模型 总线的模型如图一所示，IC1 输出数据到IC2，并且IC1 和IC2 在同一时钟Clock 下工 作。图二表明了一般总线的时序关系，当IC1 输出数据时，IC1 在上升沿之后打出数据，上 升沿到数据在数据总线上有效的时间称为时钟到数据的延时，即Tco。然后输入芯片IC2 会 在下一个时钟的上升沿去锁存数据总线上的数据。 Figure: 1 总线电路模型 Figure: 2 总线时序图 Tco：芯片输出数据时，时钟上升沿后，数据在数据总线上有效的时间 （时钟到数据延时）， 此数据需要用到最大值Tcomax 及最小值Tcomin 。 Tsu：芯片作为输入时，数据所需的建立时间 （时钟上升沿前数据维