算盘式加法器之研究.pdfVIP

行政院國家科學委員會補助專題研究計畫成果報告 ※※※※※※※※※※※※※※※※※※※※※※※※※ ※ 算盤式加法器之研究 ※ ※※※※※※※※※※※※※※※※※※※※※※※※※ 計畫類別：■個別型計畫 □整合型計畫 計畫編號： NSC 94-2215-E-018-008 執行期間： 94 年 8月 1日 至 95 年 7月 31日 執行單位：國立彰化師範大學積體電路設計研究所 計畫主持人：易序忠 計畫參與人員：林建宏、李坤澤 報告類型 ：精簡報告 本成果報告包括以下應繳交之附件： □赴國外出差或研習心得報告一份 □赴大陸地區出差或研習心得報告一份 ■出席國際學術會議心得報告及發表之論文各一份 □國際合作研究計畫國外研究報告書一份 中 華 民 國 95 年 8月 1日 行政院國家科學委員會專題研究計畫成果報告 計畫編號：NSC 94-2215-E-018-008 執行期限：94年8月1日至95年7月31日 主持人：易序忠 執行機構及單位名稱 國立彰化師範大學積體電路設計研究所 計畫參與人員：林建宏、李坤澤 一、中文摘要 The first novel digital arithmetic circuits 我們利用中國算盤的原理,設計出一 employing the method of the Chinese abacus 個新式的中國算盤 加法器,由加法器設計 were proposed by Gang et al. [1-3]. The architecture of radix-4 abacus adder is shown 原理可知,若 radix 越大,進位值產生的次 in [1]. The architecture of radix-2 abacus 數越少,產生的延遲時間也會越短。新