基于FPGA的数字频率计设计 ——期刊.pdfVIP

技术交流 2012.6 数据通信 Technology Discussion * 基于FPGA的数字频率计设计 李慧丽牟永敏张志华 （北京信息科技大学 北京100101） 摘 要：减少数字频率计的测量误差，提 高测量精度是频率计设计的热点问题。文章中数字频率计采用 了多周期 同步测频法，从而保证 了闸门信号与被测信号 同步。克服 了基于传统测频原理的频率计的测量精度 随被测信号频率变化而变化的缺点，并消除对被测信号 ±1的测量误差，实现频率范围 内的等精度测频方案。 系统采用VHDL语言 实现设计，有效提高了设计效率和系统的可靠性。 关键词：FPGA ；等精度 ；数字频率计 传统的数字频率计一般由分离元件搭接而成,其 的测量周期较短，根据周期测量法的测频原理可知 [1] 测量范围、测量精度和测量速度都受到很大的限制 。 其测量精度将大幅下降。 虽然单片机的发展与应用改善了这一缺陷,但由于单 片机本身也受到工作频率及内部计数器位数等因素 的限制,因此无法在此领域取得突破性的进展。 图1 周期测量法原理 图 随着新型可编程逻辑器件FPGA技术的发展,可 频率测量法的主要工作原理是：在闸门信号开 以将大量的逻辑功能集成于单个器件中,根据不同的 启的时间内对被测信号进行计数。若计数结果为N， 需要提供的门数从几百门到上百万门,从根本上解决 闸门信号的开启时间为T,则被测信号的频率f=N/T。 0 X 0 了单片机的先天性限制问题。基于FPGA的数字频率常设T=1s,则f=N/1，此时计数器的脉冲个数代表了被 0 X 计不但集成度远远超过了以往的频率计,而且在基准 测信号的频率值。其原理如图2所示。在这种测量方法 频率及精度等外部条件允许的情况下,根据不同场合 中由于闸门信号与被测信号不同步，会出现±1个被 [2] 对精度和频率范围要求,只需对硬件描述语言进行一 测信号脉冲个数的误差 。当被测信号频率较低时， 定的改动,即可更改系统的精度和频率范围。这种方 这种测量误差将导致测量精度大幅下降。 法很少涉及对硬件电路的大范围改动，因此降低了 系统的整体造价。 图2 频率测量法原理 图 1 测频原理比较 为了克服以上两种测量方法的不足，我们设计 周期测量法的主要工作原理是：周期为Tx的被 的数字频率计将使用一种新的测频方式———多周期 测信号经放大、整形后，作为闸门信号控制主闸门的 同步测频法。其测量原理为：通过调整闸门信号使闸 开闭。在闸门信号开启期间对标准时标信号进行计 门信号与被测信号同步，使得闸门信号的周期恰为 数,若计得结果为N,标准时钟信号周期为t,则被测信 0 被测信号周期的整数倍。在调整后的闸门信号开启 号的周期为T=Nt。再利用F=1/T获得被测信号频率。 X 0 期间,由两组计数器分别对被测信号和标准时钟信号 常设t为1Hz, 此时所测脉冲个数即为被测信号的周 0 进行计数；若计数结果分别为N和N,标准时钟信号 X 0 期。其原理如图1所示。当频