数字电路EDA设计(第二版)第四章 VHDL语言.ppt

本章要点;VHDL概述 ; VHDL的特点;VHDL语言的程序结构;VHDL程序的一般结构;;程序包括一个VHDL程序必备的两个部分：实体（ENTITY）说明部分和结构体(ARCHITECTURE)说明部分。“实体”说明部分，给出了器件and2的输入输出引脚(PORT)的外部说明，如图4-1所示。其中a、b是两个输入引脚(IN)，数据类型为BIT，即“二进制位”数据类型，这种数据类型只有“0”和“1”两种逻辑值；c?为输出引脚，数据类型也为BIT。这部分相当于是画原理图时的一个元件符号。 “;“结构体”说明部分给出了该器件的内部功能信息，其中“AND”是VHDL的一个运算符，表示“?与”操作；而符号“<=”是VHDL的赋值运算符，从电路的角度来说就是表示信号的传输，将输入信号a、b“与”操作后的结果传送到输出端c。VHDL的逻辑综合软件将根据该程序的描述得到相应的硬件设计结果。 从这个例子可以看出，VHDL的所有语句???是以“；”结束，而“；”后的“――”表示是程序注释。 ;实体定义相关语句; 例4-2是一个D触发器的实体说明： [例4-2] ENTITY 　dff　 IS GENERIC（tsu：TIME：=5ns） PORT（clk，d：IN bit； Q ,qb ：OUT bit ）； END dff； 上面给出的程序是1位D触发器的实体说明。实体说明以ENTITY开始，dff是实体名，GENERIC为类属参数表，PORT后为输入输出端口表。下面分别对各部分的定义方法进行详细的说明。 ;4.2.1类属参数说明语句;例4-2的程序中的GENERIC（tsu：TIME：=5ns）指定了结构体内建立时间用tsu 表示，值为5ns。再如 [例4-3] ENTITY exam IS GENERIC（width: INTEGER:=42）; PORT(M :IN STD_LOGIC_VECTOR(width-1 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); 类属参数定义了一个宽度常数，在端口定义部分应用该常数width定义了一个42位的信号，这句相当于语句 M :IN STD_LOGIC_VECTOR(41 DOWNTO 0)； 若该实体内部大量使用了width这个参数表示数据宽度，则当设计者需要改变宽度时，只需一次性在语句 GENERIC（width: INTEGER:=某常数） 中改变常数即可。 ;4.2.2端口说明;1)端口信号名 端口信号名是赋给每个外部引脚的名称，如例中的a、b、c。各端口信号名在实体中必须是唯一的，不能有重复现象。 2)端口模式 端口模式用来说明信号的方向，详细的端口方向说明见表4-1。 ;3)端口类型 端口类型指的是端口信号的取值类型，常见的有以下几种： BIT：二进位类型，取值只能是0、1，由STANDARD程序包定义； BIT_VECTOR：位向量类型，表示一组二进制数，常用来描述地址总线、数据总线等端口，如 datain ：IN BIT_VECTOR(7 downto 0)，定义了一8位位宽的输入数据总线； STD_LOGIC：工业标准的逻辑类型，取值0、1、X、Z等，由STD_LOGIC_1164;程序包定义: INTEGER：整数类型，可用作循环的指针或常数，通常不用作I/O信号； STD_LOGIC_VECTOR：工业标准的逻辑向量类型，是STD_LOGIC的组合； BOOLEAN：布尔类型，取值FALSE、TRUE。 在上例中，D触发器作为实体，其端口有两个输入信号和一个输出信号，输入信号和输出信号的类型相同。 ;4.3 结构体及子结构语句;4.3.1 结构体的格式及构造; 例4-4描述了一个具有简单逻辑操作功能的电路，原理图如图4-3所示。实体部分说明了四个输入端与一个输出端，结构体描述以关键字ARCHITECTURE开头，a是结构体名，OF之后为实体名（应与实体说致）。 [例4-4]ENTITY 　exam2　 IS PORT（a，b , c , d：IN bit； f ：OUT bit ）； END exam2； ARCHITECTURE a OF exam2 IS SIGNAL temp1, temp2 : BIT ; BEGIN f<=temp1 XOR temp2; temp1<=a AND b; temp2<=c OR d ; END a ; ; 子结构之描述BLOCK语句结构;4.3.3 子结构之进程（PROCESS）语