第3章 存储器系统new.ppt

2、DRAM的操作（续） HY57V641620 4M×16容量的SDRAM 单3.3V供电 所有的引脚均兼容LVTTL电平 所有的输入/输出均是在系统时钟上升沿有效 刷新时间64ms，4096个刷新周期 刷新周期宽度的计算，一次刷新一行 1 概述 2 Flash的操作 主要目标是替代EEPROM 存储容量大 读取速度快 成本低 保护机制 不足之处 必须先擦除后写入 擦写速度较慢 必须以Block方式写入 NOR Flash——英特尔所发展的架构 随机读取任意单元的内容，读取速度较快，写入和擦除速度较低，可在单位块上直接进行数据的读写 应用程序可以直接在Flash内运行 常用于BIOS存储器和微控制器的内部程序存储器等 NAND Flash——东芝所发展的架构 读取速度较NOR Flash慢，写入和擦除速度要比NOR Flash快很多 在相同密度下，成本较NOR型低 适用于大容量存储装置（SSD、U盘） Flash的操作有三种 读操作 简单，与SRAM接口一样 擦除操作 整片擦除、Block擦除（专用时序） 写操作 也叫编程，Block写（专用时序） Flash的擦除、写等操作，多以命令的方式完成 AM29LV320DB读时序 页写，字节写 页写就是连续的按字节写，每次写完字节都要等待响应信号，才能开始下一个字节 写入需要特定电压，所以是双电压芯片 * Bank 把扩展的内存空间分成了8个部分 * 最大256M * 状态：简化描述，反映了状态之间的关系。 时序：加上不稳定过程（延迟、温度影响）；信号可能改变之前是稳定的，信号有效之后是稳定的。 * 提一下实际时钟信号：信号电平的转换需要消耗时间的，在现实的电路中，波形并不好看 * 锁存器与触发器的区别 * 利用触发器在时钟边沿（上升沿、下降沿）采集数据 * 触发器没有别的控制信号，在每一个时钟的正边沿对q信号进行采集并延迟后输出为q’。 触发器要求的建立/保持时间。 * 同步存储器与异步存储器的选择 * 存储控制器与存储器时序配合 存控发出的时信号要满足存储器的时序（信号宽度）要求，存储器返回的信号要满足存控的时序（建立/保持时间）要求。 作业：单周期访问，计算时钟频率，主设备要求建立时间大于40ns，保持时间大于6ns。 * * * * 刷新周期宽度=刷新时间/刷新周期个数=64ms/4096=15625ns 存储体中电容的数据有效保存期上限是64ms，也就是说每一行刷新的循环周期是64ms。这样刷新速度就是：行数量/64ms。我们在看内存规格时，经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096与8192就代表这个芯片中每个L-Bank的行数。刷新命令一次对一行有效，发送间隔也是随总行数而变化，4096行时为15.625μs（微秒，1/1000毫秒），8192行时就为7.8125μs。 * Flash：擦除：芯片擦除、扇区擦除。写入：整页一次写入，不支持逐字节写入。 EEPROM：支持逐字节写入，地址超越页边界需要等待（5ms）。 * S3C44B0存储空间分配 3.3 存储器时序 4.3.1 数字信号的三种状态 4.3.2 时序转换 4.3.3 建立/保持时间 4.3.4 存储器时序 3.3.1 数字信号的三种状态 高电平（逻辑1——理论5/3.3V） 低电平（逻辑0——理论0V） 高阻态（三态——断开） 3.3.2 时序转换 时序 转换 状态 转换 3.3.2 时序转换（续） 时序 转换 状态 转换 3.3.2 时序转换（续） 时序 转换 状态 转换 3.3.3 建立/保持时间 时钟信号 4.3.3 建立/保持时间（续） 锁存器与触发器 触发器没有别的控制信号，在每一个时钟的 正边沿对q信号进行采集并延迟后输出为q’。 3.3.3 建立/保持时间（续） 建立时间 在时钟信号边沿到来之前，数据信号必须提前一段时间保持稳定有效 保持时间 在时钟信号边沿到来之后，数据信号必须在随后的一段时间内保持稳定有效 所有数据信号在时钟信号边沿（触发器采集）前后一段时间内必须满足建立/保持时间的要求 性能和鲁棒性的折中 3.3.3 建立/保持时间（续） 3.3.4 存储器时序（timing） 时序图 设备之间输入输出信号的表示方法 体现了设备之间输入输出信号的关系 实质 表明什么时候一个信号需要确认，什么时候从设备得到一个期望的响应 要求 时序信号必须兼容，否则需要添加额外的电路 3.3.4 存储器时序（续） 某存储器 时序 图示例 3.3.4 存储器时序（续） 访存时序配合 存控发出的信号要满足存储器的时序要求 存储器返回的信号要满足存控的时序要求 1、满足存储器的时序要求，则时钟周期T