第9章加法器.pptVIP

9.1 加法器 为何要深入研究加法器的设计？ 1 ） 加法运算是最基本的运算.在多数情况下， 无论乘法、除法还是减法等运算， 最终都可以分解为加法运算来实现； 2） 由于加法器、乘法器大量使用，因此其速度 以及资源的占有率往往就影响了整个系统的 运行速度和效率。 加法器学习的重点： 实现原理、速度特性以及资源占有情况。 （1）8位级连加法器 8位级连加法器 8位级连加法器 1）速度特性： N位级联加法器运算的延时是1位全加器的N倍，延时时间较长，不适宜在 需要高性能的设计中采用； 2）资源占用： 相对较低，在EPF10K10LC84-3器件 中，耗费16个LC单元。 8位并行加法器 8位并行加法器 时间特性： 运算速度快，并且实现容易。 资源占用： 耗用资源多，特别当加法运算的位数 较宽的时候，资源耗费会很大。本例在 EPF10K10LC84-3器件中，耗费22个LC单元。 8位超前进位加法器 超前进位推导： 1)对于第一位的1位全加器，相加结果 及进位可表示如下： sum0=(a[0]b[0]) (a[0]+b[0]) cin; c1=a[0]b[0]+(a[0]+b[0])cin; 设 G0= a[0]b[0] P0= a[0]+b[0] 则sum0=G0 P0 Cin; c1=G0+P0cin; 2) 再下一位的1位全加器： sum1=a[1]b[1] (a[1]+b[1]) c1; c2=a[1]b[1]+(a[1]+b[1])c1; 设G1= a[1]b[1] P1= a[1]+b[1]; 再将1)中c1的表达式代入，则有： sum1==G0 P0 (G0+P0cin); C2=G1+P1G0+P1P0cin; 8位超前进位加法器 8位超前进位加法器 速度特性： 各个进位间彼此独立，将进位级联传 播去掉了，减少了进位产生的延迟时间。 因此速度快，优于级联加法器； 资源占用： 本例在EPF10K10LC84-3器件中，耗费 16个LC单元，跟级联加法器差不多。 流水线加法器 流水线结构的基础知识： 1) 为何要使用流水线结构 为保证数据的吞吐率，电路设计中一个主要问题就是要维持系统时钟，要让系统时钟的速度。处于或高于某一频率。 例如：如果某系统是一个全同步系统，同时又运行在25MHz的频率上，那么任何从寄存器输出到它反馈给信号的寄存器的输入之间的最大延时必须小于40ns。如果通过某些复杂逻辑的延时路径比较长，系统时钟的速度就很难维持. 这时，我们就要通过流水线结构来解决这个问题。 2）流水线结构的原理 将原来的逻辑电路分成若干个规模更小的电路来实现。并且 在逻辑电路中加入若干寄存器来存储这些中间结果。用多个时钟周期来完成这个电路的运算。虽然多用了一些寄存器资源，但是减少了每一级组合电路的时延，可以提高整个电路的运行频率。 流水线加法器 流水线设计中数据缓存的问题： 1)不跟同步时钟同步的信号，异步变化的信号需要缓存。如输入数据a,b.因为多个周期才能完成一次运算，在运算完成前a,b就变化的话，得不到正确的值； 2）前一级流水线的运算结果，分两种情况： 如果在下一级流水线中马上就用，如进位信息firstc，就不用缓存。 如果在下一级流水线中不用，到最后才用或输出的值，则在 每一级流水线中都需要缓存，如每一级的运算结果。 8×8并行乘法器的门级综合原理图 并行乘法器 时间特性： 并行乘法器速度快。 资源占用情况： 如果芯片内部没有嵌入式乘法器，则资源的耗费比较大。 比如上面的代码如果在EP1C3器件中来实现的话，占用106 个LE单元。 如果芯片内部有嵌入式乘法器，则综合器会直接调用嵌 入式乘法器。比如上面代码在EP2C5中实现，则综合的结果 是占用一个LE和一个嵌入式乘法器单元。 移位相加乘法器