超大规模集成电路设计基础-第七章.ppt

第7章 CMOS逻辑门电子学分析 7.1 CMOS反相器的直流特性 描述一个数字逻辑电路特性需要两种类型的计算：直流分析和暂态分析。直流（DC）分析确定了对于一个给定输入值Vin时的输出值Vout。暂态分析：输入电压相应于变化的逻辑值为时间的函数Vin(t)，电路的响应包括在Vout(t)中。在输入变化和相应的输出变化之间的延时是高速设计的基本限制因素。 CMOS反相器是计算逻辑门电气特性的基础，下面考察一个反相器的DC特性，它可以由电压传输特性（VTC）来说明，即Vout作为Vin函数的曲线。 若Vin＝0，Vout＝VDD，确定了输出高电压VOH＝VDD。 若Vin＝VDD，Vout＝0，确定了输出低电压VOL＝0。 输出端的逻辑摆幅为VL＝VOH－VOL＝VDD，由于它等于全部电源电压，所以叫做全轨输出。 电路的VTC是使输入电压值从Vin＝0开始然后逐渐增加到VDD获得的，所得到的曲线图见下： A点处斜率为－1，它确定了输入低电压VIL，根据定义，一个逻辑0的输入电压为 第二个斜率为－1的点为b，它确定了输入高电压VIH，根据定义，一个逻辑1的输入电压为 高电压和低电压的电压噪声容限分别为： 噪声容限是输入对于电磁耦合信号干扰稳定性的定量度量。 虽然能够算出定义逻辑0和逻辑1输入电压的确切值，若在VTC中引入一个中点电压VM会更简单。该点定义为VTC与Vout＝Vin＝VM所确定的单位增益线的交点。本身VM点位于过渡区因而并不代表一个布尔量。但是当Vin小于VM时输入电压趋于逻辑0， Vin大于VM时则标志着输入处于逻辑1这边。因此知道VM就知道输入过渡变化的中点。 为了计算中点电压，在右图设Vout＝Vin＝VM， 使两个FET的漏电流相等，得到IDn＝IDp 但在使用上述表达式之前先确定每个FET的工作区域（饱和或非饱和）。 对于nFET，饱和电压为 同样漏源电压为 ，所以 nFET必定饱和，由于VSGp＝VSDp，同样的理由也适用于pFET，由前面所介绍的饱和电流公式得到 一个对称反相器的VTC是一个“0”和“1”的输入电压范围相同的VTC。可以令VM＝1/2VDD。所以 如果 例1 一个CMOS工艺具有下列参数： 在物理层次上，器件的相对尺寸体现在比例βn/βp上，它决定了切换点。 增大βn/βp将降低中点电压VM的值，这一相关性表现在下面的曲线图上。 βn/βp的值由1增加至2.5，可以发现VM值减小，也可以使βn/βp值减小，不过很少这么做，这样会使pFET的宽长比变得太大。 7.2 反相器的开关特性 研究的问题是在输入改变时逻辑门引起的时延最小。 在反相器上加输入电压如图，得到输出电压。假设输入电压具有阶梯特点，输出波形会对输入做出响应，但输出电压不可能瞬时改变。 上升和下降时间延迟是由于晶体管的寄生电阻和电容造成的。考虑下图中的非门电路。两个FET都可用它们的等效开关来代替，其中： 逻辑链中每个逻辑门必须能够驱动另一个门或一组门，可以驱动的门的数目是由电路的扇出数（FO）确定的。 所谓扇出的门就是驱动电路的负载，因为它们都存在着输入电容Cin，考虑下图中的反相器：所谓反相器的输入电容就是两个FET的电容之和： 右图显示了一个扇出FO＝3的输入电容的影响，CL为加在非门上的负载值。 下图说明了如何计算一个反相器的开关时间 一个CMOS非门驱动一个外加负载电容CL，所以可得到右图完整的开关模型。总的输出电容为： 这些是无法消除的内部寄生电容。由于这些电容是并联的，所以为相加关系。总输出电容Cout是驱动门必须驱动的负载；其数值随负载而改变。 例2 求下图中的非门电容Cout： 7.2.1 下降时间计算 改变时间的起始点，即Vin在时间t＝0时从0变为VDD，在输出端的初始情况是Vout＝VDD。 当nFET导通，pFET截止，电容Cout最初被充电到电压VDD，然后通过nFET电阻Rn放电至0V，这一过程 利用初始条件Vout（0）＝VDD求解方程，可以得到 7.2.2 上升时间计算 通过计算可得到时间和输出电压的关系 令Vout分别为0.9VDD和0.1VDD，计算出tf 一般数字逻辑门中的输出下降时间通常称为输出端高至低时间tHL tHL＝tf 同样的方式定义上升时间 上升时间就是输出端的低至高时间tLH。 低至高时间tLH和高至低时间tHL分别代表输出电压从逻辑0到逻辑1或从逻辑1到逻辑0变化所需要的最短时间。 假设输入为周期T秒的方波，然后定义最大信号频率为 这是能够加在门上是输出仍可稳定至可确定状态的最大频率，如果信号频率超过fma