Altera学习之DDR篇Altera学习之DDR篇.pdf

Altera 学习之DDR 篇 -无情剑客 （QQ:282094986） 这里因为项目中用到了DDR3，因此，就得学习应用Altera 的DDR3 IP 了。这里记录下自己应用笔记， 也让自己以后参考应用，同时也为新手提供一个参考。 这里就跳过建立工程讲解了，直接先看看其IP 的样子以及对应配置参数。点开那个IP，对应见到的 如下图： 其中在Interface Type 下。 首先，Enable Hard External Memory Interface，这个选项就是选用一个硬件模式来实现一个DDRII Memory IP 控制。对应是选择Hard 还是Soft，你得具体参考FPGA 型号是否支持对应模式。我这里选用的 CycloneV 系列，Soft和Hard 都支持。（详细参考CycloneVHandbook 和External Memory Handbook） 在PHY Setting 下的参数： Speed Grade：对应你选型的FPGA 的速度等级，我这里选型为5CGXFC7D6F31C7。因此选择7。 Memory clockFrequency：选择DDR3 工作的时钟，这个是时钟的选择你得根据选型的DDR3 和FPGA 决定，这个时钟你得FPGA 支持带DDR3 Core 可以工作在这个时钟频率以及选用的DDR3 可以工作在这个 频率。这里CycloneV 系列下操作DDR3 频率参考如下：（具体参考CycloneVHandbook） 对应我们选用DDR3 型号为MT41J64M16-15E，对应最大的时钟频率为667Mhz。因此我们这里设置 的为400Mhz。 Achieved Memory clock frequency：这个表示Memory 时钟频率和你设置的Memory Clock Frequency 一 致。 PLLreference clock frequency：输入给PLL 的参考频率。对应我们这里为 50Mhz。 Rate OnAvalon_MM interface:两个选项，Full或者Half，对应器件是否支持对应选项，需参考Handbook。 这里CycloneV 系列两种都支持，这里选择Full。这里Full 和Half 区别在于AFI_CLK，如果为Full，对应 AFI 控制器时钟等于Memory Clock Frequency。而为Half 对应为 1/2Memory Clock Frequency. EnableAFIhalf rate Clock:对应使能一个输出为AFI_clk 一半时钟信号 Advance PHY Setting 选项下参数： Advance Clock control:如果勾选上这个选项，对应实现一个对Address and Command Clock 进行一个相 位调整。对应调整相位值填写在Additional address andcommandclock phase 这个下面。 SupplyVoltage:两个选项，一个是 1.5VDDR3，一个是 1.35VDDR3L。对应这个根据你选型的DDR3 进行选择，我们这里选择的是 1.5VDDR3。（供电为 1.5V）。 I/O standard :IO 电压标准，对应我们这里已经自动选为了 SSTL_15； PLL Sharingmode:Sharing mode 就是假设有对应好几个Memory IP 他们可以共用一个PLL，对应采用 Sharingmode，可设置为Master ,Slave或者no Sharing。 DLL Sharingmode: Sharingmode 就是假设有对应好几个Memory IP 他们可以共用一个DLL，对应采 用Sharingmode，可设置为Master ,Slave或者no Sharing。 OCT Sharing mode: Sharing mode 就是假设有对应好几个Memory IP 他们可以共用OCT，对应采用 Sharingmode，可设置为Master ,Slave或者no Sharing。 上面的对应的就是PHY Setting 下参数的设置。 接着设置Memeory Parameter 下的参数，如下图： Memory Vendor:选择DDR3 芯片厂家。这里我么