2012武汉理工EDA试卷B.docVIP

…………试卷装订线 ……………… 装订线内不要答题，不要填写考生信息………………试卷装订线 ………… 姓 名 学 号 专业班级 学院 武汉理工大学考试试卷（B卷） 2012 ~2013 学年 1 学期 电子设计自动化 课程 闭卷 时间120分钟，48学时，3学分，总分100分，占总评成绩 70 % 2012年11月29日 题号 一 二 三 四 五 六 七 八 九 十 合计 满分 20 30 30 15 40 100 得 一、填空题（本题20分，每空1分） 用原理图描述设计时，一般需要调用库元件，MAX+plusII提供的库元件有 、 、 和mega-lpm。 一个完整的VHDL程序通常包含 、 、 、 和 。 已经被IEEE公布为工业标准硬件描述语言在MAX+plusII系统中，文件名的后缀有特定的含义，原理图文件名的后缀是VHDL文件名的后缀是波形文件名的后缀是报告文件名的后缀是VHDL描述一个设计，其描述风格有 、 和 。 二、分析题（本题30分） 1．已知 SINGAL A：STD_LOGIC_VECTOR (7 downto 0); A= SINGAL B：STD_LOGIC_VECTOR (7 downto 0); B= C=A(7 downto 4)B(2 downto 0)’0’ 问执行上述程序段后，C的值是多少？(6分) 2. 已知进程1和进程2如图1所示，分析当进程执行完毕后，信号D、X和Y的结果是什么？并做简单的说明。（12分）  3. 分析下面程序，说明程序完成的功能并注释；说明程序中的黑体语句是顺序还是并行语句；源程序存储文件名应为什么？（12分） library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; ENTITY aa IS PORT ( a, b : IN BIT; S : IN BIT; y : OUT BIT ); ARCHITECTURE ONE OF aa IS BEGIN y = a when s=0 else b; END ARCHITECTURE ONE; 四、问答题（本题共30分） 1．简述EDA、实体和结构体的概念。（10分） 2．请简述VHDL语言设计中变量和信号的差别？（6分） 3. 目前最大的三家PLD公司是哪些？（3分） 4. VHDL的数据对象有哪些，写出其对应的关键词？（6分） 5．CPLD和FPGA有什么差异？（5分） 五、设计题（本题共30分） 设计8选1数据选择器。完成下面功能： 1．用表列出8选1数据选择器的真值表；（5分） 2. 根据真值表用硬件描述语言VHDL完成8选1数据器的设计；（10分） 3. 叙述用MAX＋PLUS II进行电子设计的设计流程；（3分） 4. 画出所设计的8选1数据选择器的符号。（2分） …………试卷装订线 ……………… 装订线内不要答题，不要填写考生信息………………试卷装订线 ………… …………装订线 ……………… 装订线内不要答题，不要填写信息………………装订线 ………… 武汉理工大学考试试题答案（A、B卷） 2010 ~2011 学年 1 学期 　　 　　 课程 　一、填空题（每空1分） 1. prim ，mf 2. 库，程序包，实体，结构体和配置 3. VHDL、Verilog HDL 4. in,inout,out,buffer 5. .gdf .vhd .scf .rpt 6. 结构描述，行为描述，数据流描述 二、问答题 1．（1）EDA:Electronic Design Automation的简称（1分），以计算机为工作平台，以EDA软件工具为开发环境，以硬件描述语言为设计语言，以可编程器件为试验载体，以ASIC、SOC芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。（3分） （2）实体： Entity （1分），VHDL程序的基本单元，用于描述所设计系统的外部接口信号。(2分) （3）architecture（1分），用于描述系统内部的结构和行为、系统数据流程或者系统组织结构形式。（2分）