专用集成电路课件第三章.ppt

尽量避免用门级描述——因为对于复杂的系统难以推出逻辑表达式，化简太繁琐！ 门级元件实例语句及其对应的 逻辑示意图 not NOT_1 (out1, out2, in) ; buf BUF_1 (bout1, bout2, bout3, bin) ; 门级元件实例语句及其对应的 逻辑示意图 bufif1 BF1 (d_bus, m_data, en) ; bufif0 BF0 (a, b, c) ; notif1 NT1 (out, in, ctr) ; notif0 NT0 (addr, a_bus, sel) ; d_bus BF1 m_data en out NT1 in ctr addr NT0 a_bus sel [例3.12.1] 调用门原语实现4选1数据选择器 注：首先必须根据逻辑功能画出逻辑电路图! * 输 入 输出 cntrl1 cntrl2 out 0 0 0 1 1 0 1 1 in1 in2 in3 in4 真值表 * 注：这里省略了所有的例化门元件名称！ Verilog HDL门级结构描述模块的设计模型 Verilog 结构描述（门级建模）模块基本结构 module 模块名 （端口列表）; 端口定义 input 输入端口 output 输出端口 数据类型说明 wire 门级建模描述 and u1 (输出，输入1，…输入n) not u2 (输出1，…输出n，输入) bufif1 u3 (输出，输入，控制) … endmodule 多输入门 多输出门 三态门 例：对下列逻辑电路进行Verilog HDL门级建模。 定义三个内部连线变量 A1 A2 A3 =1 X1 ≥1 O1 a b cin w1 w2 w3 cout sout Verilog HDL门级建模举例 //图示逻辑电路的门级建模 module full_adder (cout, sout, a, b, cin) ; output cout, sout ; input a, b, cin ; wire w1, w2, w3 ; //元件实例语句 and A1 ( w1, a, b ) ， A2 ( w2, b, cin ) ， A3 ( w3, a, cin ) ; or O1 ( cout, w1, w2, w3 ) ; xor X1 ( sout, a, b, cin ) ; endmodule 门级建模描述的是电路结构，看起来比较复杂。如果阅读一个门级建模程序，很难分析其所描述的功能。 例3.3-8调用门级元件实现如图所示的2-4译码器 * Microelectronics School Xidian University * module decoder2_4(in0,in1,en,out0,out1,out2,out3); output out0,out1,out2,out3; input in0,in1,en; wire wire1, wire2; not U1(wire1,in0), U2(wire2,in1); nand 　 U3(out0,en,wire1,wire2), 　 U4(out1,en,wire1,in1), 　 U5(out2,en,in0,wire2), 　 U6(out3,en,in0,in1); endmodule 3.3 Verilog HDL的数据流描述模块 一.数据流描述 根据信号（变量）之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式，称为数据流描述。 狭义理解：将传统意义上的“逻辑表达式”，运用Verilog HDL中的运算符，改变成持续赋值语句（assign语句）中的表达式。 Verilog 数据流描述模块基本结构 module 模块名 （端口列表）; 端口定义 input 输入端口 output 输出端口 数据类型说明 wire 逻辑功能定义 assign 逻辑表达式1； …… assign 逻辑表达式n； endmodule 二.Verilog HDL数据流描述模块的设计模型 Verilog HDL语言提供了十几种开关级基元，它们是实际的MOS管的抽象表示。这些开关级基元分为两大类：一类是MOS开关，一类是双向开关。每一大类又可分为电阻型（前缀用r表示）和非电阻型。