专用集成电路课件第5章.ppt

图5.18 FLEX 10K器件嵌入式阵列块(EBA) EAB的使用 存储器功能 用作同步或者异步 RAM 单端口或者双端口 FIFO RAM 可用来实现动态硬件重配置 逻辑功能 配置时，EAB是可以预装的 实现一个大的查找表，尤其适用于快速乘法器，状态机和算术逻辑单元等 　　如图5.19所示，逻辑阵列由一组逻辑阵列块(LAB)构成。每个LAB由八个逻辑单元(LE)和一些局部互连组成。每个LE包含一个4输入的查找表(LUT)、一个可编程触发器以及用于进位和级联功能的专用信号通道。每个LAB相当于约96个可用逻辑门，其中的八个LE可用于构成中规模的逻辑块，例如8位计数器、地址译码器或状态机。LAB作为FLEX 10K器件的“粗颗粒”结构，易于实现高效布线，提高器件的利用率和性能。 2. 逻辑阵列 图5.19 FLEX 10K器件的LAB结构 　　每个LAB有四个可通过编程反相的控制信号，可供八个LE使用。其中的两个可用作时钟，另外两个可用于清除/置位控制。LAB时钟可以由器件的专用时钟输入引脚、全局信号、I/O信号或者经由LAB局部互连的内部信号驱动。LAB的清除/置位信号也可由全局信号、I/O信号或者经由LAB局部互联的内部信号驱动。全局控制信号通常用作全局时钟、清除或置位等异步控制信号，因为它们以较低的时滞提供异步控制。全局控制信号能够由器件内任意一个LAB中的一个或多个LE形成并直接驱动目标LAB的局部互连，或者由LE输出直接产生。 　　逻辑单元(LE)是FLEX 10K结构中最小的单元，它以紧凑的尺寸提供高效的逻辑利用率。每个LE含有一个4输入查找表(LUT)、一个带有同步使能的可编程触发器、一个进位链和一个级联链。其中，LUT是一个4输入变量的快速组合逻辑产生器。每个LE同时驱动局部互连和FastTrack互连。 　　LE中的可编程触发器可被配置为D、T、JK或RS触发器。每个触发器的时钟(Clock)、清除(Clear)、预置(Preset)等控制信号可以由全局信号、通用I/O引脚或任何内部逻辑驱动。对于组合逻辑，寄存器将被旁路而由LUT输出直接驱动LE输出。 3. 逻辑单元 　　LE有两个驱动互连通道的输出信号，一个用于驱动局部互连，而另一个用于驱动行或列FastTrack互连。这两个输出信号可被独立地控制。例如，可以由查找表(LUT)驱动一个输出，而寄存器驱动另一个输出。这种称为“寄存器打包”(Register Packing)的特性，由于可以将寄存器和LUT用于互不相关的功能，能够提高LE的利用率，参见图5.20。 图5.20 FLEX 10K器件逻辑单元(LE) 　　FLEX 10K器件提供了两种连接相邻LE而不使用局部互连的专用高速数据通道：进位链和级联链。进位链支持高速计数器和加法器；级联链可以最小的延时实现多输入逻辑。进位链和级联链连接一个LAB中的所有LE和同一行中所有的LAB。进位链逻辑和级联链逻辑可以由Quartus Ⅱ和MAX+plus Ⅱ的编译器在设计处理步骤自动地生成，也可以由设计者在设计输入阶段手工建立。大量使用进位链和级联链会降低布局布线的灵活性，因此，对它们的使用应限于设计对速度有关键性影响的部分。 　　LE和器件I/O引脚之间的连接是由沿纵、横方向贯穿整个器件的快速通道(FastTrack)互连提供的。这种全局布线结构提供了可预测的性能，即使对于复杂设计亦同样如此。 　　每一行LAB由一个专用的行互连为其“服务”，该行互连可以驱动I/O引脚或馈送到器件中的其他LAB。列互连分布于两行之间，也能驱动I/O引脚。每个行通道可由一个LE或者三个列通道之一来驱动。这四个信号馈送到与两个特定的行通道连接的双4选1多路选择器。这些与每个LE均连接的多路选择器，即使在LE中所有八个LE均驱动行互联的情况下，也允许列通道去驱动行通道。 4. 快速通道互连(FastTrack) 图5.21 FLEX 10K器件的互连资源 　　I/O单元(IOE)处于FastTrack互连每一行/列的末端。每个I/O单元(IOE)与一个I/O引脚相配合，其中包含一个双向缓冲器和一个可作为输入或输出寄存器以馈送输入、输出或双向信号的触发器(参见图5.22)。当与一个专用时钟引脚配合使用时，这些寄存器可提供超常的性能；当用于输入时，这些寄存器的建立时间是1.6 ns，保持时间是0ns；当用于输出时，这些寄存器提供5.3 ns的时钟到输出延时。IOE还具有支持JTAG 边界扫描测试、压摆率可控制、三态缓冲器和漏极开路输出等许多特性。 　　5.I/O单元(IOE) 图5.22 FLEX 10K器件的I/O单元(IOE)的互连关系 CPLD与FPGA的区别(1) CPLD FPGA 内部结构