第六章 主存储器.ppt

第六章 主存储器 第6章：主存储器 教学重点 第6章：6.1 半导体存储器的分类 第6章：6.1.1 半导体存储器的分类 第6章：图6.1 半导体存储器的分类 第6章：⑴读写存储器RAM 第6章：⑵只读存储器ROM 掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除 第6章：6.2 读写存储器RAM 6.2.1半导体存储器芯片的结构 第6章：①存储体 每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量 ＝存储单元数×存储单元的位数＝2M×N M：芯片的地址线根数 N：芯片的数据线根数 第6章：②地址译码电路 第6章：③片选和读写控制逻辑 片选端CS*或CE* 有效时，可以对该芯片进行读写操作 输出OE* 控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线 写WE* 控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线 第6章：6.2 静态RAM SRAM的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 SRAM一般采用“字结构”存储矩阵： 每个存储单元存放多位（4、8、16等） 每个存储单元具有一个地址 静态RAM（SRAM)基本的存储电路 动态RAM（DRAM)单管动态存储电路 第6章：SRAM芯片2114 第6章：SRAM芯片6264 第6章：6.3 半导体存储器与CPU的连接 第6章：6.3.1 存储芯片与CPU的连接 第6章：1. 存储芯片数据线的处理 若芯片的数据线正好8根： 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充” 第6章：位扩充 第6章：2. 存储芯片地址线的连接 芯片的地址线通常应全部与系统的低位地址总线相连 寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码” 第6章：片内译码 第6章：3. 存储芯片片选端的译码 存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址 这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现 第6章：地址扩充（字扩充） 第6章：片选端常有效 第6章：地址重复 地址重复：一个存储单元具有多个存储地址 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址” 例如：00000H ~ 07FFFH 选取一个可用地址的原则：高位地址全为0 第6章：⑴译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154 第6章：⑵全译码 全译码：所有的系统地址线均参与对存储单元的译码寻址，包括 片内译码：低位地址线对芯片内各存储单元的译码寻址 片选译码：高位地址线对存储芯片的译码寻址 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 第6章：⑶部分译码 部分译码：只有部分高位地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 第6章：⑷线选译码 线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多个存储地址） 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 第6章：片选端译码小结 存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（例如接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用 第6章：4. 存储芯片的读写控制 芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片