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FPGA/集成电路 笔试面试题解答 已更新21个笔试面试题 还未完结 连载更新。 。 。 1. Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to grey code? [AMD 2008] 【解答视频序号 2. 怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？[AMD 2008] 【解答视频序号 3. 设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。[AMD 2008] 0100 0010 0000 可以parameterize你的设计吗？其hardware是什么样子的？ 【解答视频序号 4. 出下面两个状态机的逻辑综合图，并说明两种写法的优缺点！[凹凸 2008] always @(posedge clk or negedge rst) if(!rst)begin state<=0; out<=4'b0000; end else case(state) 0:begin state<=1; out<=4'b0000; end 1:begin state<=0; out<=4'b0001; end endcase always @(posedge clk or negedge rst) if(!rst) state<=0; else case(state) 0:state<=1; 1:state<=0; endcase always@(state) if(!state) out=4'b0000; else out=4'b0001; 前者state 和out[0]分别综合成两个触发器,其中state触发器的输入为它本身的反向。out[0]的触发器为state的当前输入。后者只有state一个触发器，输出直接赋值给out[0]，光靠这两段看不出它到底要考啥，估计可能是想考状态机1段，2段，3段式的优缺点。 第一个out要综合成四位的寄存器，占用资源； 第二个则比较节约了 呵呵 2段和1段相比，没有节省资源吧，还多用了寄存器了。 不过肯定是提高了程序代码的可读性和维护性我觉得这两段的输出加一步寄存会好一些，可以减少逻辑电路带来的毛刺 吴继华，王城编的《verilog设计和验证》有一章对这个讲得很详细你可以到论坛里面去找找，好像是有电子版 第一段代码速度上比较快，但所占资源多；第二段正好相反，只用了一个寄存器，但Timing会差点。所谓可读性，我觉得在这里没什么区别，关键还是硬件实现上的区别。 我的观点是：二段式的状态机将组合逻辑和时序逻辑分离开，便于综合工具进行分析。ls各位说的,只是基于这两个例子但是题目是关于状态机的写法的优缺点这是我的观点。 【解答视频序号 5. 设计地址生成器。[nVidia 2008] 要求依次输出以下序列： 0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15, 16,24,18,26,.................................,31, 32,40,34,42,.................................,47, 48,56,50,58,.................................,63, 64,72,66,76,.................................,79 【解答视频序号 6. 假设存在positive clock skew为10ns，问最高电路频率。[SIRF 2008] 能容忍的最大positive clock skew 能容忍的最大negative clock skew positive clock skew：DFF2的clock比DFF1的来的晚 negative clock ske