EDA技术与VHDL(A卷答案).docVIP

华东交通大学2011—2012学年第一学期考试卷 　　　　　　　　　　　　　　　　　　　　试卷编号：　　　　（A）卷 EDA技术与VHDL课程 课程类别：必 开卷(范围)（教材）：　　　　　 考试日期： 2011.12.13 题号 一 二 三 四 五 六 七 八 九 十 总分 累分人签名 题分 10 20 20 10 20 20 100 得分 考生注意事项：1、本试卷共8页，总分100分，考试时间120分钟。 2、考试结束后，考生不得将试卷、答题纸和草稿纸带出考场。 得分 评阅人 一、名词解释，写出下列缩写的中文含义：（每题2分，共10分） 　　 VHDL 超高速集成电路硬件描述语言 RTL 寄存器传输级逻辑 IP 知识产权模块 SOC 片上系统 LUT 查找表 得分 评阅人 二、单项选择题(每题2分，共20分) 　 IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为： 。 A. 软IP； B. 固IP； C. 硬IP； D. 都不是； 请指出Altera公司Cyclone系列中的EP1C6Q240C8这个器件是属于 A. ROM B. GAL C. CPLD D. FPGA 进程中的信号赋值语句，其信号更新是 。 A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是 。 A. FPGA是基于乘积项结构的可编程逻辑器件； B. FPGA是全称为复杂可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX3000系列属FPGA结构。 以下对于进程PROCESS的说法，正确的是： A. 进程语句本身是并行语句 B. 进程内部由一组并行语句来描述进程功能 C. 进程之间可以通过变量进行通信 D. 一个进程可以同时描述多个时钟信号的同步时序逻辑 在VHDL语言中，下列对时钟上升沿检测描述中，错误的是 。 A. if clk’event and clk = ‘1’ then B. if rising_edge(clk) then  C. if clk’event and clk = ‘0’ then D. if not clk’stable and clk = ‘1’ then 关于VHDL中的数字，请找出以下数字中数值最大的一个： A. 2#1111_1110# B. 8#366# C. 10#169# D. 16#F#E1 下列标识符中， 是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D. signall 下列语句中，不属于并行语句的是： A．进程语句 B．条件信号赋值语句 C．元件例化语句 D．IF语句 10. 状态机编码方式中，其中 占用触发器较多，但其实现比较适合FPGA的应用 A. 状态位直接输出型编码 B. 顺序编码C. 一位热码编码 D. 以上都不是 得分 评阅人 三、VHDL程序填空：（每空2分，共20分） 下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。 library ieee; use IEEE.stdlogic_1164.all; use IEEE. std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity counter_n is generic(width : integer := 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector ( width-1 downto 0)); end counter_n; architecture behave of counter_n is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst