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(筆記) 如何使用Debussy與ModelSim做Co-Simulation? (SOC) (Verilog) (VHDL) (Debussy) (ModelSim) Abstract本文介紹如何使用Debussy與ModelSim做Co-Simulation，並使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。 Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e 我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以說是HDL的Source Insight，是trace與debug的神兵利器，NC-Verilog也是Verilog simulator中速度最快的，可是最近因工作需要，拿到的一包code卻是用Verilog寫RTL，用VHDL寫testbench，所以必須2種語言一起做simulation，我在NC-Verilog一直無法成功讓兩種語言一起simulation。ModelSim雖然支援Verilog + VHDL co-simulation，但用慣Debussy的我還是無法忘懷其方便的trace code方式，所以若能讓ModelSim也能dump出Debussy所需要的fsdb檔案，這樣就太完美了。 接下來會分4個方式討論 1.RTL與testbench皆使用Verilog 2.RTL與testbench皆使用VHDL 3.RTL使用VHDL，testbench使用Verilog 4.RTL使用Verilog，testbench使用VHDL 1.RTL與testbench皆使用Verilog Step 1： 設定ModeSim使用Verilog PLI (因為testbench使用Verilog) 將C:\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll複製到C:\Modeltech_6.3e\win32\下修改C:\Modeltech_6.3e\modelsim.ini，將Veriuser部分修改成如下所示： ; List of dynamically loaded objects for Verilog PLI applications; Veriuser = veriuser.sl; use by verilogVeriuser = novas.dll; use by vhdl; Veriuser = novas_fli.dll modelsim.ini是個read only檔，要修改前記得修改其屬性才能存檔。 Step 2： RTL部分 (以4 bit counter為例) counter.v / Verilog 1 /*  2 (C) OOMusou 2011  3  4 Filename : counter.v 5 Simulator : ModelSim 6.3e, Debussy 5.4 v9 6 Description : ModelSim with debussy 7 Release : 01/31/2010 1.0 8 ?*/ 9 10 ?module counter (11 clk,12 rst_n,13 cnt14 );15 16 ?input clk;17 ?input rst_n;18 ?output [3:0] cnt;19 20 ?reg [3:0] cnt;21 22 ?always@(posedge clk, negedge rst_n) begin23 if (~rst_n) 24 cnt = 4h0;25 ? else26 cnt = cnt + 1b1; 27 ?end28 29 ?endmodule Step 3： Testbench部分 counter_tb.v / Verilog? 1 /*  2 (C) OOMusou 2011  3  4 Filename : counter_tb.v 5 Compiler : ModelSim 6.3e, Debussy 5.4 v9 6 Description : ModelSim with debussy 7 Release : 01/31/2010 1.0 8 ?*/ 9 10 ?module counter_tb;11 12 ?reg clk;13 ?reg rst_n;14 ?wire [3:0] cnt;1