电工与电子技术 第十章 时序逻辑电路.ppt

* 时序逻辑电路由组合逻辑电路和具有记忆功能的触发器构成。 特点：输出不仅取决于电路的当前输入，而且还与电路的原来状态有关 10.1 双稳态触发器 双稳态触发器是组成时序逻辑电路的基本单元。 按其逻辑功能可分为RS触发器，JK触发器、D触发器、T触发器 10.1.1 RS触发器 1．基本RS触发器 第10章 触发器和时序逻辑电路 保持 Qn 1 1 置1 1 0 1 置0 0 1 0 禁止 不定 0 0 功 能 Qn?+?1 Qn称为现态，Qn?+?1称为次态 如果原输出状态Q?=?0，则G2输出为1; G1的两个输入端均为1，所以输出Q?=?0不变; 当 1，触发器保持原态不变。 如果原状态Q?=?1时，则 0,从而 G1输出Q保持1,不变。 由过去的状态决定现在状态的功能就是触发器的记忆功能 触发器输出Q=1 称为置1端 触发器输出Q=0 称为置0端或复位端 触发器输出 此种情况在使用中应禁止出现 【例】 设基本RS触发器的初态为0， 和 的电压波形 端的输出波形。 如图所示，试画出 Q 和 低电平置1 低电平置0 1，触发器保持不变。 时,输出为1,但当输入同时变为1时,输出不定 集成基本RS触发器74LS279 输入信号均为低电平有效 内部包含4个基本RS触发器 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 1R 1S1 1S2 1Q 2R 2S 2Q GND UCC 4S 4R 4Q 3S2 3S1 3R 3Q （4） （7） （9） （13） 1S1 1S2 1R 2S 2R 3S1 3S2 3R 4S 4R 1Q 2Q 3Q 4Q （2） （3） （1） （6） （5） （11） （12） （10） （15） （14） 4LS279逻辑符号和引脚图 有两个基本RS触发器具有两个输入端S1和S2，这两个输入端的逻辑关系为与逻辑，即 2．钟控RS触发器 实际应用中往往要求触发器的翻转时刻受统一时钟脉冲CP控制。用CP控制的RS触发器称为钟控RS触发器 禁止 不定 1 1 置0 0 0 1 置1 1 1 0 保持 Qn 0 0 功 能 Qn?+?1 S R 直接置位端 直接复位端 钟控RS触发器的逻辑功能表 CP?=?0，G3和G4门被封锁 CP?=?1，G3和G4门打开，R和S端的信号才能送入基本RS触发器，使触发器的状态发生变化 钟控RS触发器的特性方程为： 【例】 已知钟控RS触发器的输入信号R、S及时钟脉冲CP的波形如图所示。设触发器的初始状态为0，试画出输出Q的波形图。 禁止 不定 1 1 置0 0 0 1 置1 1 1 0 保持 Qn 0 0 功 能 Qn?+?1 S R CP?=?0，Q不变 CP?=?1,Q按功能表变化 10.1.2 JK触发器 主从型JK触发器由两个钟控RS触发器串联组成，分别称为主触发器和从触发器。J和K是信号输入端。时钟CP控制主触发器和从触发器的翻转 CP端加小圆圈表示下降沿触发 计数 1 1 置1 1 0 1 置0 0 1 0 保持 Qn 0 0 功 能 Qn?+?1 K J 主从JK触发器的逻辑功能表 【例】 已知主从JK触发器的输入J、K和时钟CP的波形如图所示。设触发器初始状态为0态，试画出Q的波形。 Q、Qn?+?1分别为CP下降沿时刻之前和之后触发器的状态 下降沿触发 n Qn × × 1 1 1 Qn n 1 1 ↓ 1 1 1 0 1 0 ↓ 1 1 0 1 0 1 ↓ 1 1 n Qn 0 0 ↓ 1 1 Φ Φ × × × 0 0 1 0 × × × 0 1 0 1 × × × 1 0 n+1 Qn+1 K J CP D D 输出 输 入 双J-K触发器74LS76 CP下降沿触发 10.1.3 D触发器 主从JK触发器是在CP脉冲高电平期间接收信号，如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器产生与逻辑功能表不符合的错误状态。 边沿触发器的电路结构可使触发器在CP脉冲有效触发沿到来前一瞬间接收信号，在有效触发沿到来后产生状态转换，这种电路结构的触发器大大提高了抗干扰能力和电路工作的可靠性 置1 1 1 置0 0 0 功 能 Qn?+?1 D 状态方程: Qn?+?1?=?D (CP= 时) 【例】 已知上升沿触发的D触发器输入D和时钟CP的波形如图所示，设触发器初态为0，试画出Q端波形 状态方程: Q