LATTICE FPGA设计最常见容易忽略的几个问题精选.pptVIP

Lattice Confidential * - * 常见的容易被忽略的问题： 时序约束 未用的管脚 管脚属性（管脚上下拉和电平标准） BANK电压/混合电压支持 管脚选择 设计的checklist 常见的容易被忽略的问题：时序约束 时序约束 一个设计工程至少要添加一条时序约束。 否则软件会根据map后的逻辑延迟估计一个频率约束，自动加到物理约束.prf文件中。对于较大规模的设计，尤其是FPGA，将造成时序不好过的错误结果，并将导致运行时间较长。 可以根据情况添加适当的过约束 不建议添加太过的过约束（5%） 频率约束 对没有使用时钟网络的时钟，需要使用保持时间约束。 添加PAR_ADJ，可以增加布线努力程度，同时不改变判断条件。 常见的容易被忽略的问题：管脚约束 管脚位置约束 1，给设计顶层用到的每一个管脚都应该添加位置约束、电平标准约束。 这些约束是根据单板硬件设计结束后就确定了的。 管脚时序约束 原则上说，每一个输入管脚都应该添加建立保持时间约束； 每一个输出管脚都应该添加输出延迟（Tco）约束。 这是根据硬件设计确定的。 常见的问题 1，不给管脚分配位置 －－－软件会自动选择一个管脚。 2，给管脚加多少的建立保持时间/Tco约束比较合适？ 常见的容易被忽略的问题：未用管脚的处理 管脚位置约束 1，对于没有指定位置的顶层管脚，软件会自动添加一个位置约束。 风险：如果输出标准与板子上对端器件冲突，容易造成单板损坏。 比如一个管脚与另外一个芯片（P1）的输出管脚相连。P1输出高电平时，如果FPGA/CPLD是输出低电平。 全部不用的管脚是什么状态？ Lattice的器件不用的管脚是带弱上拉的三态。 不能在软件中设置不用的管脚的上下拉状态。 可以把需要设置的管脚加入设计顶层，输出对应电平，或者输出三态，然后控制其上下拉。 常见的容易被忽略的问题：管脚属性 管脚上下拉 驱动电流 斜率（slewrate） 开漏（OD） …… 常见的容易被忽略的问题：BANK电压和混合电压支持 每个BANK有各自的VCCIO PIN脚 混合电压的支持 ECP3 XO2 常见的容易被忽略的问题：管脚使用的其他问题 差分管脚 可以在设计顶层直接使用单端信号，而在约束中增加管脚电平标准为对应的差分形式即可，并把单端信号管脚分配给差分对的p端对应的管脚。软件自动完成差分转单端的转换，并且自动分配两个管脚给该差分对，其中p端就是在约束中添加给单端信号的管脚，n端是其对应的差分对的n端。 差分对的选择需要满足器件的要求。 不是任意两个管脚都可以用来做差分对。 module test_top ( input pin_m18, output pin_e22 ); 常见的容易被忽略的问题：管脚使用的其他问题 module test_top ( input pin_m18, output pin_e22 ); .pad文件 常见的容易被忽略的问题：管脚使用的其他问题 时钟管脚的选择 输入到器件内直接用作网络的，最好使用标注为 PCLK 的管脚。 输入到器件内部直接连接PLL，然后再做他用的，最好使用标注为 **_GPLL_IN_**的管脚 常见的容易被忽略的问题：管脚使用的其他问题 注意一些专用管脚的使用 1，有些器件支持多种加载方式。为了使用对应的加载方式，有些管脚是专用管脚，即使加载完成也不能用作用户管脚；而一些管脚却是多用途的，加载过程中作为加载管脚，加载完成后可以用作用户IO。这种多用途管脚需要在约束中添加相应约束。 2，对应PLL有一些管脚，只能做输入管脚。不能用作输出。 在手册中“Signal Descriptions”中有对管脚属性的一些说明，第二栏“I/O”中属性为I的，就只能用作输入。 常见的容易被忽略的问题：设计的checklist 每个器件都有一些硬件设计的checklist 1，ECP3: TN1189。 LatticeECP3 Hardware Checklist -- tn1189.pdf 2， PCB Layout Recommendations for BGA Packages -- tn1074.pdf。 3， MachXO2 Hardware Checklist -- TN1208.pdf 常见的容易被忽略的问题：设计的checklist TN1189示意 常见的容易被忽略的问题：设计的checklist TN1208示意 Open Discission Open Discission Time THANKS! Lattice Confidential * - *