清华大学电子系讲义-数字电路（王德生）---五寄存器1.docVIP

第5章 通用时序电路模块及应用 重要的时序电路模块（SEQUENTIAL CIRCUIT MODELS）是构成数字系统和计算机的重要组成部分，主要是寄存器和计数器。 寄存器常用于数字系统中数据的暂存和传输。计数器除用于计数外，还对时序电路操作序列的跟踪和控制发挥重要作用。它们同时都是构成CPU的重要基础模块。 通用时序电路模块由门电路与触发器组合构成，其特点是由多个或多级相同的单元电路构成。 这些模块可用于构造标准的TTL器件，也可作为VLSI设计库中的功能块。 5.1 寄存器 (Registers) 用于数据存储。可用各类触发器构成。 n位数据寄存器需用n个触发器。 寄存器必须附加组合逻辑电路以实现数据的保持、更新和移动。 5.1.1寄存器的输入与输出 寄存器加载（loading）：并行或串行。 寄存器数据输出：并行和串行。并行输出寄存器所存数据可同时访问，而串行输出一次只能访问最低或最高位一位。 寄存器与寄存器外部的数据交换四种型式：并入并出；串入串出；并入串出；串入并出。串行数据操作须花费多个时钟周期，但只须一条数据传输线，并行数据操作只须一个时钟周期，但需要多条数据传输线。 5.1.2寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例：图5.1 D触发器构成。 并入并出。 共同时钟端，正沿触发加载数据。 外部清0控制信号：低有效，异步。 将控制信号和时钟信号合理配合使用，可根据所需对寄存器进行数据并行加载和置0操作 符号表示图5.1(b)。 图5.1 n位寄存器构成逻辑原理图 5.1.3寄存器的并行加载 寄存器加载控制(Load)：时钟门控;数据门控。 时钟门控:加载控制信号控制触发器同步时钟输入。图5.1（c）所示。 时钟门控的定时图如图5.1(d)所示。 时钟门控缺陷： 1．加载控制信号的改变必须限制在时钟的高电平期间（可靠）； 2．控制时钟使各触发器的时钟不同步，影响同步时序电路的系统工作。 推荐采用数据门控。 数据门控构成:图5.2。 图5.2 数据门控型加载控制n位寄存器 数据门控是对触发器输入数据源进行控制。 例中加载信号控制外部输入数据和触发器原来存储数据二数据源对触发器数据端的接入。在触发脉冲的作用下，加载信号选择接入外部数据，寄存器执行加载新数据操作；选择接入触发器原存储数据，执行数据保持操作。 移位寄存器 (Shift Registers) 寄存器中触发器级连，在共同时钟作用下数据横向移动。 级连方式：左移；右移；双向。 数据可串入串出。 移位寄存器的触发器必须是边沿型。 5.2.1移位寄存器逻辑原理构成 例：SR触发器、n位、右移、串入串出。 SO：数据串行输出端， A、B：任选其一作数据控制，另一作串行数据输入。 输入（Tn） A B 输出（Tn＋n） SO H H H L L L H L L L 功能表 AB其一为0，作为数据输入的另一端数据输入被屏蔽，在n个时钟后，SO为0。 AB其一为1，在n个时钟后，SO端为另端数据。 例：1011串入串出4位移位寄存器过程。（补0） 串入数据 Q1Q2Q3Q4 时钟 1011 0000 初始 0101 1000 时钟T1后 0010 1100 时钟T2后 0001 0110 时钟T3后 0000 1011 时钟T4后 0000 0101 时钟T5后 0000 0010 时钟T6后 0000 0001 时钟T7后 0000 0000 时钟T8后 数据1011串入串出定时图： 波形形状保持不变。波形延时的时钟周期个数等于经过触发器的个数。 5.2.2通用移位寄存器 具有多种功能，使用方便，常具有下列功能： 数据并行加载。 数据并行输出。 数据串行输入。 数据串行输出。 清0控制。 双向移动。 数据保持。 通用移位寄存器原理构成： 利用数据门控技术实现通用移位寄存器。 功能表 逻辑符号 功能控制 S1 S2 操作 0 0 0 1 1 0 1 1 保持 右移 左移 并行加载 5.2.3集成通用移位寄存器 在VLSI和ASIC数字系统芯片计算机辅助设计中，所用移位寄存器逻辑可自己构造或选用逻辑模块库。 用集成电路硬件实现自行设计的数字系统时，可以选用集成通用移位寄存器。 根据需要，区别选用。（单双向移位；数据、时钟禁止数据保持方式；同、异步数据加载等）。 SN7400系列标准TTL移位寄存器器件简介。 SN7491A 8位、串入串出移位寄存器。时钟正沿触发移位。串出互补输出。串入有A、B二端，可任选其一作串入数据源端口，另端作数据