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2009 —2010年第二学期闽江学院考试试卷答案（A） 适用年级专业： 07级电子信息工程 考试形式：闭卷笔试 考试课程： 电子设计自动化(EDA技术) 班级 姓名 学号 题号 一 二 三 四 五 六 七 八 九 十 总分 得分 一、选择题　（每小题2分共20分）20 % 得分 1.下面不是实现ASIC的方法是（D）， A　包括超大规模可编程逻辑电路（FPGA、CPLD）　 B　半定制或全定制ASIC C　混合ASIC D　JTAG 2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___ D _____是正确的。A.? ?综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.? 综合是纯软件的转换过程，与器件硬件结构无关； C.? 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。D.? 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；．? ? 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→_____ _____→编程下载→硬件测试。①功能仿真? ? ? ? 时序仿真? ? ? ? 逻辑综合? ? ? ? 配置? ? ? ? 引脚锁定? ? A．? ? ? ? ? ? ?B. ⑤②? ? ? ? ? ? ? C.④⑤? ? ? ? ? ? D. ①②? ? ? ? 4．?大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。? ? ? ? A. CPLD是基于查找表结构的可编程逻辑器件；? ? ? ? B. CPLD即是现场可编程逻辑器件的英文简称；? ? ? ? C. 早期的CPLD是从GAL的结构扩展而来；? ? ? ? D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构；Quartus II的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol????? ?????????B. Simulator??????? C. Compiler? ???????????????????????D.Timing ?Analyzer 6．不是VHDL常用的库是（D ） ?A. IEEE??????? B.STD????????? ???? C. WORK?????????? D. PACKAGE 7．? ? ? ? 在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的________。A.? ? ? ? idata := 32;B.? ? ? ? idata = 16#A0#;C.? ? ? ? idata = 16#7#E1;D.? ? ? ? idata := B#1010#;．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_______。A.? PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.?敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.?进程由说明部分、结构体部分、和敏感信号三部分组成；D.? 当前进程中声明的变量不可用于其他进程。 10．如下一段代码表示（D ） case sel is … when 3 to 6|0 =z=’1’; … A.当sel为3、4、6时z为1 B.当sel为3、4、5、6时z为1 C.当sel为5、6、0时z为1 D.当sel为3、4、5、6、0时z为1 二、填空题　（每空1分共10分）10 % 得分 1．一般把EDA技术的发展分为?MOS时代????????? 、??CMOS时代???????? 和?ASIC????????? ?三个阶段。 2．VHDL基本语句分为顺序语句与并行语句两类 3．在PC上利用VHDL进行项目设计，不允许在???根目录????????? 下进行，必须在根目录为设计建立一个工程目录（即文件夹） 4．常见的HDL有下列几种：VHDL、Verilog HDL、System Verilog 和System C 5．Signal TapII是嵌入式逻辑分析仪。 二、简答题　（每小题5分共10分）10 % 得分 说明信