数字电路简易数字秒表.docVIP

简易数字秒表 1. 实验设计指标及要求： 1.1课题说明： 在体育比赛、时间准确测量等场合通常要求计时精度到1%秒（即10 ms）甚至更高的计时装置，数字秒表是一种精确的计时仪表，可以担当此任。本课题的设计任务设计一个以数字方式显示的计时器，即数字秒表。 1.2设计内容： 数字秒表需求分析，信号及属性定义； 电路原理设计、分析、参数计算，画出电路原理图； 电路安装与实验测试。 1.3设计要求： 量程99.99 S，计时精度1%秒，计时结果动态显示，十进制格式； 设置启动、清除信号，清除信号使输出结果，使电路复位到初始状态； 设置暂停、停止信号，暂停、停止时均保持当前结果，直到清除信号有效时止； 1.4总体设计思路： 数字秒表由4个部分组成：精确的时钟源、十进制计数器、译码器、七段码或液晶显示电路。 时钟源产生符合精度要求的基准时钟，本设计中取10毫秒即可。十进制计数器需要4个，分别对应4个十进制位，输出为BCD码。若采用七段码显示器则译码器完成BCD到七段码的译码，由4位显示电路动态显示结果。 综上所述，数字秒表应具有以下结构（如图1所示）： 四 无 图 1 2.单元电路设计： 2.1分频、进位功能的实现： 数字秒表由四部分组成：精确的时钟源，十进制计数器，译码器，七段码显示电路。 本实验设计时钟脉冲源采用电路板上的1000HZ脉冲，74ls90芯片具有2-5-10进制功能， 由5片74ls90芯片构成分频、计数电路，第一片74ls90芯片将直接输入的1000HZ脉冲源分成100HZ，后四片74ls90芯片再逐次进行10H、1HZ、0.1HZ的分频工作，与此同时后4片74ls90芯片组成十进制计数器与四个终端显示由七段译码显示器连接以显示电路输出结果。 74ls90功能表： CPa Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 图2 74ls90管脚图 表1 74ls90 BCD十进制计数时序 2.2 分频电路如图3： 图3 2.3 计数电路： 此电路需要4个十进制计数器，4个计数器由低位到高位连接起来，每一级的输入脉冲是前一级的十分之一，输出则需要正确连接七段码显示电路，其电路如图4。 图 4（注：12，9，8，11脚分别接数码管） 2.4 计数、清零功能的实现： 将CKB与Q0相连，时钟脉冲从CKA输入，构成8421BCD码十进制计数器。74ls90有两个清零端R0(1)、R0(2)和两个置九端R9(1)、R9(2)。在此电路中仅使用其清零功能见表2： R0(1) R0(2) R9(1) R9(2) Q3 Q2 Q1 Q0 1 1 0 X 1 1 X 0 X X 1 1 0 0 0 0 0 0 0 0 1 0 0 1 X 0 X 0 0 X 0 X 0 X X 0 X 0 0 X 计数 表 2 当R0(1) R0(2)都接高电平时，实现清零功能。当R0(1) R0(2)都接低电平时，实现计数功能。故将4个十进制计数器的R0(1) R0(2)相连，由开关S2控制，实现计数和清零功能。 2.5 开关驱动电路如图5： 1 图 5 当S1打开时，脉冲不可以通过与门，计数电路就会停止，实现暂停功能，当S1闭合时，恢复计数；当S1闭合，S2断开时，R0(1) R0(2)都接低电平，实现计数功能。当S1闭合，S2闭合时，R0(1) R0(2)都接高电平，实现清零功能。将S1和S2想与是为了实现当电路处于暂停状态时不能使用清零功能。 2.6 总体电路设计： 把三部分电路连接起来就得到了整个秒表的电路图（如图6）。 图 6 首先将S1置为闭合状态，S2置为闭合状态，秒表显示为四个0，即清零状态；这时如果突然将S2断开，则秒表开始工作，如果再将S1断开的话，秒表就会暂停；要想将秒表清零，先把S1闭合，再将S2闭合即可。 3实验总结和心得体会： 通过本次课程设计，把我们在课堂上学到的数字电路知识运用到实际当中。如各种常见芯片的功能，各种组合逻辑电路和时序逻辑电路的设计，在此次设计中，当然会遇到许多问题，毕竟这是第一次做一个很