[工学]FPGA 选型 器件知识.ppt

内容安排 CPLD/FPGA概述 CPLD简介 Xilinx FPGA结构介绍 Altera FPGA简介 其它 数字IC分类 可编程器件(PLD) 简单PLD PROM:与阵列固定，或阵列可编程，输出不可编程 PLA:与阵列可编程，或阵列固定，输出不可编程 PAL:与、或阵列可编程，输出不可编程 GAL:与、或阵列可编程，输出宏单元可编程 CPLD:复杂可编程逻辑器件 FPGA：现场可编程门陈列 可编程器件的发展过程 PROM 可编程器件的发展过程 PAL 可编程器件的发展过程 GAL PLD基本结构 PLD基本结构 可编程与或组合逻辑 可编程时序逻辑 可编程I/O CPLD结构 FPGA应用 随机逻辑,替代小规模逻辑芯片 原型设计,验证 计算引擎 快速仿真 可重配置硬件 小批量生产 Xilinx CPLD/FPGA系列 Xilinx FPGA当前主流产品分类 Xilinx产品型号 XC(n)(C)(m..m)(E) (C)：系列 S：Spartan V：Virtex;VP：Virtex Pro;VPX：Virtex Pro X; (n)：代 2,3.. (m..m)：编号 (E)：子系列型 E:面向门逻辑 L:面向低功耗 Xilinx产品型号(Spartan-3) Xilinx产品型号(Virtex-4LX) Spartan系列结构 Spartan系列结构组成 可配置模块(CLB) 输入/输出接口模块(IOB) BlockRAM 数字锁向环(DLL) 可配置模块(CLB) 每个CLB包括2个Slices 每个Slice包括2个LUT、2个触发器及相关逻辑 逻辑单元(LC)：CLB基本结构； 4输入函数发生器(4输入LUT，16×1bit同步RAM或移位寄存器) 存储逻辑：D触发器或锁存器 进位控制逻辑 Slice结构 LUT结构 IOB结构 可编程延时(Programmable Delay) 可编程输出缓冲器 可编程输入缓冲器 偏置和ESD网络 内部基准 到下一个I/O的连接 到另一Bank Vref输入端的连接 I/O到封装脚的连接 IOB结构 Bank分布 BlockRAM 同步双端口RAM 可实现FPGA内部大容量数据存储 可编程互连网络 数字延迟锁向环(DLL) 时钟控制 比PLL锁向性能稳定，相为偏移不累加 应用： 消除分布延迟 倍频、分频、移相 Virtex系列结构 CLB：4个Slice结构 IOB BlockRAM 数字时钟管理器(DCM) 乘法器 CLB IOB 乘法器 Virtex-II Pro系列 PowerPC405处理器模块 RocketIOMGT(多Gbit收发器) CLB IOB DCM BlockRAM 乘法器 Virtex-IIPro版图 PowerPC405处理器模块 PowerPC405 硬核 OCM控制器与接口：硬核与BlockRAM接口 时钟/控制接口逻辑 CPU-FPGA接口 PLB：处理器局部总线(ISBRAM、DSBRAM) DCR：设备控制寄存器接口 OCM：与FPGA内部BlockRAM连接 EIC：外部中断接口 CPM：时钟电源管理 初始化接口，调试接口 RocketIO MGT(多Gbit收发器) 速率可调全双工串行收发器，速度800Mbps~3.12Gbps 串行差分信号可调 嵌入式FPGA(Virtex II Pro) 内嵌4个PowerPC405 CPU硬核 深埋式应用 复杂嵌入式应用 深埋式应用 深埋式应用 结构特点： CPU不与外界接口 CPU与FPGA构造逻辑关联 使用片内BlockRAM作访问存储区 片外信息访问由构造逻辑处理 应用特点： 内部复杂逻辑控制 数据包处理 复杂嵌入式应用 Altera FPGA系列 Altera产品型号 EP(n)(C1)(C2)(m..m) (n)：系列代，1、2、3 (C1):系列 C:Cyclone S:Stratix,Stratix-II M:Mercury (C2):子系列 L: E:扩展 (m..m)：编号 Cyclone-II Stratix-III 嵌入式FPGA SOPC：Nios,NiosII Cyclone,Stratix系列均支持 NiosII 32位软核处理器 6级流水线 最高266M主频 完整的开发工具集 CPLD vs FPGA CPLD vs FPGA FPGA vs CPLD 集成度 FPGA可以达到比 CPLD更高的集成度 ,同时也具有更复杂的布线结构和逻辑实现 适合结构 FPGA更适合于触发器丰富的结构 ,而 CPLD更适合于触发器有限而积项丰富的结构 编程 CPLD通过修改具有固定内连电路的逻辑功能来编程, FPGA主要通过改变内部连线的布线来编程 ; FPGA可在逻辑门下编程