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[工学]VerilogHDL编程语言
* * * //模块定义，接口说明 module master( input clk, //时钟 input rst, //复位 input tx_req, //数据发送 output cyc, //总线传输 output stb, //数据传输 input ack); //响应 //定义状态常量，采用独热码 parameter IDLE =4’b0001; //空闲 parameter DATA_TX =4’b0010; //发送 parameter ACK_WAIT =4’b0100; //等待响应 parameter END =4’b1000; //结束 //定义内部变量 reg[3:0] state; //状态 实现：采用一段式状态机 * //所有任务在一个always中 always @(posedge clk or posedge rst)?? begin if(rst) //复位处理 begin state=IDLE; cyc=1’b0; stb=1’b0; end else begin * case(state) IDLE: //空闲 begin if(tx_req) //如果有发送命令 begin state=DATA_TX; cyc=1’b1; stb=1’b1; end else //否则，继续保持原态 begin state=IDLE; cyc=1’b0; stb=1’b0; end end??? * DATA_TX: //发送，立刻转入等待状态 begin state=ACK_WAIT; cyc=1’b1; stb=1’b1; end???? * ACK_WAIT : //等待 begin if(ack) //如果收到响应，结束 begin state=END; cyc=1’b0; stb=1’b0; end else //否则，保持原态 begin state= ACK_WAIT; cyc=1’b1; stb=1’b1; end end??? * END : //结束，立刻转入初始空闲态 begin state
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