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第9章Verilog HDL基本要素与语句 9.1 Verilog HDL文字规则 9.1.1.整数 Reg[3:0] A; Reg[5:0] B; Reg[31:0] C; 9.1 Verilog HDL文字规则 实验与设计 9-2. 直流电机综合测控系统设计 （1）实验目的： （2）实验原理： (3) 实验内容1： (4) 实验内容2： (5) 实验内容4： 实验与设计 实验与设计 9-3 等精度频率/脉宽/占空比/相位多功能测试仪设计 （1）实验目的： （2）实验原理： 1. 主系统构成 实验与设计 9-3 等精度频率/脉宽/占空比/相位多功能测试仪设计 （1）实验目的： （2）实验原理： 实验与设计 9-3 等精度频率/脉宽/占空比/相位多功能测试仪设计 （1）实验目的： （2）实验原理： 实验与设计 2. Verilog程序设计 * 9.1 Verilog HDL文字规则 9.1.2. 实数 9.1.3. 字符串 9.1.4. 标识符 9.1.5.关键词 9.2 Verilog HDL数据类型 9.2.1 net网线类型 9.2.2 register寄存器类型 9.2.3 存储器类型 9.3 操作符 ●单目操作符（unary operators）：操作符可带一个操作数，如逻辑取反~ 。 ●双目操作符（binary operators）：操作符可带两个操作数，如与操作。 ●三目操作符（ternary operators）：操作符可带三个操作数，如条件操作符。 9.3.1. 逻辑操作符 9.3.2. 缩位操作符 9.4 Verilog HDL语句 9.4.1 initial过程语句 9.4 Verilog HDL语句 9.4 Verilog HDL语句 9.4.2 forever循环语句 9.4.3 编译指示语句 1. 文件包含语句`include 9.4 Verilog HDL语句 9.4 Verilog HDL语句 9.4.3 编译指示语句 2. 条件编译语句`ifdef、`else、`endif 9.4 Verilog HDL语句 9.4 Verilog HDL语句 9.4.4 任务和函数语句 1.任务（task）语句 9.4 Verilog HDL语句 9.4 Verilog HDL语句 9.4.4 任务和函数语句 1.任务（task）语句 9.4 Verilog HDL语句 9.4.4 任务和函数语句 2.函数（function）语句 9.4 Verilog HDL语句 9.4.4 任务和函数语句 2.函数（function）语句 9.4 Verilog HDL语句 9.4.4 任务和函数语句 2.函数（function）语句 9.5 基于库元件的结构描述 9.5 基于库元件的结构描述 9.5 基于库元件的结构描述 9.5 基于库元件的结构描述 习 题 9-1 分别用任务和函数描述一个4选1多路选择器，以及第4章中介绍的1位全加器。 9-2 用任务和循环语句设计一个8位移位相加的乘法器。 9-3 用基于基本库元件的结构描述方法给出图9-5的Verilog描述。 习 题 9-4 讨论always和initial异同点。 9-5 用两种方法设计比较器，比较器的输入是两8位数A[7:0]和B[7:0]，输出是 D、E、F。当A=B时D=1；当AB时E=1；当AB时F=1。第一种设计方案是常 规的比较器设计方法，即直接利用关系操作符进行编程设计；第二种设计方案是利用减法器来完成，通过减法运算后的符号和结果来判别两个被比较值的大小。对两种设计方案的资源耗用情况进行比较并给以解释。 9-6 设计Verilog程序，产生0至100间的随机数，其中小于50的数的比例是70%。 实验与设计 9-1 乐曲硬件演奏电路设计 （1）实验目的： （2）实验原理： 实验与设计 （3）实验内容1： 实验与设计 （4）实验内容2： （5）实验内容3： （6）实验内容4： （7）实验内容5： （8）实验内容6： （9）实验内容7： （10）实验报告： 5E+系统的演示文件：/KX_7C5EE+/EXPERIMENTs/EXP4_Music/。 实验与设计 实验与设计 9-1 乐曲硬件演奏电路设计 实验与设计 9-1 乐曲硬件演奏电路设计 *