[计算机硬件及网络]第2章80x86微处理器结构.pptVIP

2.2 8086/8088的编程结构 8086/8088的内部寄存器 2.3 8086/8088的地址形成 8088有20条地址线，它的直接寻址能力为 220=1M. 在8088内部，ALU 能进行16位的运算，有关地址寄存器如：IP、SP、BX、BP、SI、DI等都是16位的，因而对地址的运算也只能是16位。其寻址的范围最多是216=64K。 在8088中怎样形成这20位的地址呢？——分段！ 将内存的1M字节以64K为范围，分成若干段；在8088中设置4个段寄存器CS、DS、SS、ES，在寻址一个具体的内存单元（物理地址）时，由一个段寄存器中保存的16位基地址，加上由IP（或SP，或BP，或BX，或SI，或DI）中保存的、可由CPU处理的16位偏移量，来形成20位的物理地址。 在形成物理地址时，地址加法器将段寄存其中的16位数左移4位，然后与16位偏移地址相加，形成20位的物理地址。 计算物理地址： 物理地址=（段地址×10H）+偏移地址 2.4 8086微处理器的引脚功能 8086微处理器采用DIP40封装，40个引脚 引脚按功能可分4部分：地址总线、数据总线、控制总线、电源及时钟 引脚的类型有：双向、三态、输入、输出等 双功能引脚 分时复用引脚 工作方式不同功能不同引脚 引脚说明 地址总线和数据总线 AD15~AD0：地址数据线，双向、三态 分时复用 每个总线周期T1时刻为地址，其他时刻为数据 A19~A16/S6~S3：地址状态线，输出、三态 分时复用 每个总线周期T1时刻为地址，其他时刻为状态 S6恒为低，S5反映标志寄存器IF位的状态 控制总线 控制总线是传送控制信号的一组信号线，有些是输出，用来传输CPU到其它部件的控制命令，如：读、写、中断响应等有些是输入由外部向CPU输入控制命令如：复位、中断请求 8086/8088有两种工作方式：最大工作方式，最小工作方式。有些控制信号在最大最小工作方式时功能不同 受MN/MX引脚影响的控制信号 1) S2，S1，S0：总线周期状态信号（三态，输出） 受MN/MX引脚影响的控制信号 在最小工作方式下S2，S1，S0分别是M/IO、DT/R、DEN M/IO：存储器/IO控制信号，输出、三态。用来区分CPU访问存储器还是I/O M/IO=1，访问存储器 M/IO=0，访问I/O端口 DT/R：数据发送/接收信号，输出、三态。 DT/R=1，CPU进行写操作 DT/R=0，CPU进行读操作 DEN：数据允许信号，输出、三态、低有效 受MN/MX引脚影响的控制信号 2) RQ/GT0，RQ/GT1：请求/允许总线访问信号,双向 在最小工作方式时RQ/GT0，RQ/GT1分别是HOLD和HLDA信号 HOLD：保持请求信号（输入）当外部逻辑把HOLD信号置高时，CPU完成当前总线周期后进入保持状态，让出总线控制权。 HLDA：保持响应信号（输出）是CPU对HOLD信号的响应信号，HLDA为高时CPU的三态信号全部为高阻状态。 受MN/MX引脚影响的控制信号 3) QS1，QS0：指令队列状态信号（输出）指示8086的BIU的指令队列的状态，以便外部协处理器进行跟踪。 在最小工作方式下QS1，QS0分别是ALE和INTA信号。 ALE：地址锁存允许信号（输出）在总线周期的第一个时钟周期内有效，其下降沿用来把地址/数据总线以及地址状态总线中的地址信息存入地址锁存器中。 INTA：中断响应信号（输出，三态）低有效 受MN/MX引脚影响的控制信号 4) LOCK：总线优先权锁定信号（输出，三态）低有效。 当LOCK有效时，外部协处理器 不能控制总线。 在最小工作方式下，LOCK信号为WR信号 WR信号：写控制信号，（输出，三态）CPU对存储器或I/O执行写操作时WR信号有效。 不受MN/MX信号影响的控制信号 RD：读控制信号（输出、三态） READY：等待状态信号 READY=0，CPU处于等待状态，在总线周期中插入等待周期TW READY=1，8086CPU继续执行 INTR：可屏蔽中断请求信号（输入）高有效 NMI：不可屏蔽中断请求信号（输入）高有效 TEST：等待测试控制信号（输入）。在WAIT指令执行期间若TEST=1则CPU循环于等待状态，当TEST=0，CPU脱离等待状态继续执行WAIT下面的指令。 RESET：复位信号（输入）高有效，当RESET为高时，系统处于复位状态，8086C