verilog数字系统设计教程第10章例题.docVIP

第十章 例题 module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule //而16位加法器只需要扩大位数即可，见下例： module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule 快速乘法器常采用网格形式的迭带阵列结构，图 10.3示出两个四位二进制数相乘的结构图， //用Verilog HDL来描述乘法器是相当容易的，只需要把运算表达式写出就可以了，见下例。 module mult_4( X, Y, Product); input [3 : 0] X, Y; output [7 : 0] Product; assign Product = X * Y; endmodule // 而8位乘法器只需要扩大位数即可，见下例： module mult_8( X, Y, Product); input [7 : 0] X, Y; output [15 : 0] Product; assign Pr