verilog数字系统设计教程第4章例题.docVIP

第四章 例题 例： if(A==1’bx) $display(“AisX”); (当A等于X时，这个语句不执行) if(A===1’bx) $display(“AisX”); (当A等于X时，这个语句执行) 例： module shift; reg [3:0] start, result; initial begin start = 1; //start在初始时刻设为值0001 result = (start2); //移位后，start的值0100，然后赋给result。 end endmodule 例： 4’b10011 = 5’b10010; 4’b10012 = 6’b100100; 16 = 32’b1000000; 4’b10011 = 4’b0100; 4’b10014 = 4’b0000; 例： reg [3:0] B; reg C; C = B; //相当于：C =( (B[0]B[1]) B[2] ) B[3]; 由于缩减运算的与、或 运算规则类似于位运算符与、或 运算规则,这里不再详细讲述,请参照位运算符的运算规则介绍。 [例1]: always @( posedge clk ) begin b=a; c=b; end [例2]: always @(posedge clk) begin b=a; c=b; end