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第6章 综合设计实例 6.1 乘法器的设计 6.1 乘法器的设计 其乘法原理是：乘法通过逐项位移相加原理来实现，从乘数的最低位开始，若为1，则被乘数左移后与上一次和相加；若为0，则左移后以全零相加，直至乘数的最高位。 6.2 直接数字合成器设计 6.2.1 数字式波形生成的基础知识 6.2.2 波形发生器的系统组成 6.2.3 采用DDS方式的波形发生器 6.2.4 DDS设计中的参数选择 例如： 在地址加法器的数据宽度m＝15的情况下，欲得到步长为500HZ的波形数据，则时钟频率 为： 若考虑到波形数据的精度，取n＝10，则输出频率f最高可达: 6.3 等精度频率计 预计达到指标 6.3.1 主系统组成 6.3.2 测评原理 6.3.3 测评分析 6.4 VGA彩条信号显示控制器设计 等精度测频可能产生的相对误差 被测信号的频率 在测量中，由于fx计数的起停时间都是由该信号的上升沿触发的，所以NX是没有误差的，对fs的计数Ns最多相差一个数的误差。 因此相对误差为： 对于普通的VGA显示器，其引出线共含5个信号： R、G、B： 三基色信号 HS： 行同步信号 VS： 场同步信号 对这5个信号的时序驱动，对于VGA显示器要严格遵循“VGA工业标准”，即640×480×60Hz模式，否则会损害VGA显示器。 VGA行扫描、场扫描时序示意图 VGA工业标准要求的频率： 时钟频率（Clock frequency） ：25.175 MHz （像素输出的频率） 行频（Line frequency）：31469 Hz 场频（Field frequency ）：59.94 Hz（每秒图像刷新频率） VGA工业标准显示模式要求： 行同步、场同步都为负极性，即同步头脉冲要求是负脉冲。 * * * * 二进制乘法 8位乘法器的设计 乘法器设计原理图 1) 选通与门模块的源程序ANDARITH.VHD --ANDARITH.VHDL PROCESS (ABIN, DIN) IS BEGIN FOR I IN 0 TO 7 LOOP --循环，分别完成8位数据与一位控制位的与操作 DOUT (I)=DIN (I)AND ABIN; END LOOP; END PROCESS; 2)? 16位锁存器的源程序REG16B.VHD --REG16B.VHD --16位锁存器 PORT(CLK: IN STD_LOGIC; --锁存信号 CLR: IN STD_LOGIC; --清零信号 D: IN STD_LOGIC_VECTOR (8 DOWNTO 0); --9位数据输入 Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); --16位数据输出 END ENTITY REG16B; ARCHITECTURE ART OF REG16B IS SIGNAL R16S: STD_LOGIC_VECTOR(15 DOWNTO 0); --16位寄存器设置 BEGIN PROCESS (CLK, CLR) IS BEGIN IF CLR = 1 THEN R16S= 0000000000000000; --异步复位信号 ELSIF CLKEVENT AND CLK = 1 THEN --时钟到来时，锁存输入值 R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1); --右移低8位 R16S(15 DOWNTO 7)=D; --将输入锁到高能位 END IF; END PROCESS; Q=R16S; END ARCHITECTURE ART; 3)? 8位右移寄存器的源程序SREG8B.VHD --SREG8B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SREG8B IS 　--8位右移寄存器 PORT (CLK: IN STD_LOGIC; LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(7 DO