EDA 冯金礼.docx

EDA技术与VHDL 实验报告 班级：电气12-1班 姓名： 冯金礼 学号：1230070103 实验一：半加器设计 实验目的： 1.学习QuartusII9.1集成开发环境的使用方法以及如何建立工程和文件； 2.用原理图输入设计法和VHDL文本输入设计法设计半加器； 3.通过电路仿真和硬件验证，进一步了解半加器的功能 实验内容： 用原理图输入设计法和VHDL文本输入设计法分别设计半加器，并下载到CH4实验箱上运行。 实验原理： 图3-1 半加器h_adder电路图及其真值表 实验步骤： 按照实验指导书，建立新的工程，文件，编写程序，编译检查语法，用时序图检查程序对错，烧入程序，进行验证。 实验程序： LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; LIBRARY IEEE ; --或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f IS PORT (ain,bin,cin :IN STD_LOGIC; cout,sum : OUT STD_LOGIC ); END ENTITY f; ARCHITECTURE fd1 OF f IS COMPONENT h_adder --调用半加器声明语句 PORT ( a,b : IN STD_LOGIC; co,so : OUT STD_LOGIC); END COMPONENT ; COMPONENT or2a PORT (a,b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT; SIGNAL d,e,f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain,b=bin,co=d,so=e); --例化语句 u2 : h_adder PORT MAP(a=e, b=cin, co=f,so=sum); u3 : or2a PORT MAP(a=d, b=f,c=cout); END ARCHITECTURE fd1; 实验截图： 1、时序图： 2、引脚分配 实验结果： 三个按键都在高电平时两个LED灯都灭，三个按键都在低电平时两个LED灯都亮，其他情况下两个LED灯一个亮一个灭。 实验二：移位寄存器模块 实验目的： 1 设计8位CPU设计中常用的移位寄存器模块 2 用case语句设计并行输入输出的移位寄存器 3 体会信号赋值的特性 实验内容: 编写移位寄存器的 VHDL实现程序；通过电路仿真和硬件验证，进一步了解移位寄存器的功能。 设计原理： VHDL程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFT IS PORT(CLK,CO:IN STD_LOGIC;--时钟和进位输入 MD:IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D:IN STD_LOGIC_VECTOR(7DOWNTO 0);--待加载移位的数据 QB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN:OUT STD_LOGIC); --进位输出 END ENTITY; ARCHITECTUR