EDA和CPLD实例程序总结.docxVIP

1、CPLD与FPGA比较基于乘积项技术、Flash工艺的PLD叫CPLD；把基于查找表技术、SRAM工艺、需要外挂配置E2PROM的PLD叫FPGA。 尽管ＦＰＧＡ和ＣＰＬＤ都是可编程ＡＳＩＣ器件，有很多共同特点，但由于ＣＰＬＤ和ＦＰＧＡ结构上的差异，具有各自的特点: 　　①ＣＰＬＤ更适合完成各种算法和组合逻辑，ＦＰＧＡ更适合于完成时序逻辑。换句话说，ＦＰＧＡ更适合于触发器丰富的结构，而ＣＰＬＤ更适合于触发器有限而乘积项丰富的结构。 ②ＣＰＬＤ的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而ＦＰＧＡ的分段式布线结构决定了其延迟的不可预测性。 　　③在编程上ＦＰＧＡ比ＣＰＬＤ具有更大的灵活性。ＣＰＬＤ通过修改具有固定内连电路的逻辑功能来编程，ＦＰＧＡ主要通过改变内部连线的布线来编程；ＦＰ ＧＡ可在逻辑门下编程，而ＣＰＬＤ是在逻辑块下编程。 ④ＦＰＧＡ的集成度比ＣＰＬＤ高，具有更复杂的布线结构和逻辑实现。 　　⑤ＣＰＬＤ比ＦＰＧＡ使用起来更方便。ＣＰＬＤ的编程采用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技术，无需外部存储器芯片，使用简单。而ＦＰＧＡ的编程信息需存放在外部存储器上，使用方法复杂。 　　⑥ＣＰＬＤ的速度比ＦＰＧＡ快，并且具有较大的时间可预测性。这是由于ＦＰＧＡ是门级编程，并且ＬＢ之间采用分布式互联，而ＣＰＬＤ是逻辑块级编程，并且其逻辑块之间的互联是集总式的。 　　⑦ＣＰＬＤ的功耗一般比ＦＰＧＡ大，且集成度越高越明显。2、D触发器ENTITY mux1 ISPORT (d0,d1,sel: IN BIT; q : OUT BIT);END mux1;ARCHITECTURE connect OF mux1 ISBEGIN P1:PROCESS(d0,d1,sel)BEGINif sel=‘1’ thenq=d0;elseq=d1;end if;END PROCESS P1;END connect; 3、根据真值表，编程实现4选1多路选择器，用时序图验证。a,b都为8位位矢量。（附加中文注释）Sel y00001a10b11ZLIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY mux41a ISPORT(sel:IN BIT_VECTOR(1 DOWNTO 0);a,b:IN STD_LOGIC_VECTOR(7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY mux41a;ARCHITECTURE one OF mux41a ISBEGINPROCESS(a,b,sel)BEGINIF sel=00 THEN yELSIF sel=01 THEN y=a;ELSIF sel=10 THEN y=b;ELSIF sel=11 THEN y=ZZZZZZZZ;END IF;END PROCESS;END ARCHITECTURE one;4、操作符举例SIGNAL a ，b，c : STD_LOGIC_VECTOR (3 DOWNTO 0) ； SIGNAL d，e，f，g : STD_LOGIC_VECTOR (1 DOWNTO 0) ； SIGNAL h，I，j，k : STD_LOGIC ； SIGNAL l，m，n，o，p : BOOLEAN ； a=b AND c; --b、c 相与后向a赋值，a、b、c的数据类型同属4位长的位矢量 d=e OR f OR g ; -- 两个操作符OR相同，不需括号 l=(m XOR n)AND(o XOR p); -- 操作符不同，必须加括号 h=i AND j AND k ; -- 两个操作符都是AND，不必加括号 h=i AND j OR k ; -- 两个操作符不同，未加括号，表达错误 a=b AND e ; -- b与e的位矢长度不一致，表达错误 h=i OR l ; -- i 的数据类型是位STD_LOGIC，而l的数据类型是布尔量BOOLEAN，因而不能相互作用，表达错误。5、进程注意事项进程本身是并行语句，但内部为顺序语句；进程在敏感信号发生变化时被激活，在使用了敏感表的进程中不能含wait语句；在同一进程中对同一信号多次赋值，只有最后一次生效；在不同进程中，不可对同一信号进行赋值；一个进程不可同时对时钟上、下沿敏感。进程中的信号赋值是在进程挂起时生效的，而变量赋值是即时生效。相对于结构体而言，信号具有全局性，是进程间进行并行联系的重要途径。 进程为综合器支持