EDA硬件加密电路设计.docVIP

学 号： 能力拓展训练 题 目 硬件加密电路设计 学 院 自动化 专 业 自动化 班 级 姓 名 指导教师 2013年08月30日 课程设计任务书 学生姓名： 专业班级： 自动化1004班并对实验结果进行分析 设计内容 所用时间 1 对选定的设计题目进行原理 1天 2 设计程序框图，编写程序代码 1天 3 上机模拟调试，修改并完善设计，下载到芯片上运行验证 2天 4 完成设计报告，进行答辩 1天 合 计 1周 指导教师签名： 年 月 日 系主任（或责任教师）签名： 年 月 日  目录 摘 要 1 1、 设计任务及要求 2 2、 设计步骤 3 2.1 功能分析 3 2.2 硬件设计及波形分析 3 2.3 设计小结 7 3、 课程设计体会 8 4、 参考文献 9 本科生课程设计成绩评定表 10 摘 要 电子技术经历了分立元件到集成芯片再到大规模可编程逻辑器件的高速发展历程，CPLD/FPGA器件的问世使片上系统的实现成为现实，SOC、SOPC技术代表了未来电子技术重要的发展方向，其中，电子设计自动化（EDA）技术起着支撑的作用。采用EDA技术，可以基于可编程逻辑器件（CPLD或FPGA）重构片上系统（SOC），从而达到开发高性能电子产品的高效化、低成本化、灵活化。EDA设计技术的不断进步与完善，不仅给电子系统的设计和应用带来了新的设计思路和发展机遇，也对传统的电子系统设计手段提出了严峻的挑战。掌握 硬件加密电路的设计 设计任务及要求 设计任务： 硬件加密电路设计：输入一个字的数据，输出加密后的数据，加密映射关系自定。必须用CPLD或FPGA完成，用硬件描述语言设计时序逻辑关系，完成时序仿真图，并按大纲的要求完成。 设计要求： 学习Quartus II软件，软件设计要求： 建立项目，选择元件 元件调入，加输入输出引脚 设计原理图 编译电路 建立波形文件 波形仿真 了解引脚分配，电路下载 实践设计要求： 1、根据所选题目，在Quartus II软件中设计原理图。 2、实现所设计电路的局部仿真和总体仿真。 设计步骤 本设计大致可分为三个步骤：功能分析、硬件设计和系统的运行调试。 2.1 功能分析 古典加密电路可以实现的功能如图1所示： 图1 古典加密电路功能图 电路实现对并行输入明文为一个字即16位的二进制序列，用16位二进制密匙进行加密（密钥为输入信号乘133的16位二进制数。），加密以后再串行传输，串行解密后，串行输出。 以输入48为例：K=（48*133）10=（6384）10=（0001 1000 1111 0000）2 首先，我们先做了一个一位的数据加密传输系统，实现了对单位数据的加密传输。加密与解密主要依据异或门的这一性质：(MK)K=M。 如图2所示： 图2 加密与解密原理图 我们打算让16位的数据并行输入与加密，经过两个16选1数据选择器将并行加密的数据M与密匙K一位一位相对应地选出来，再解密输出。于是我们先设计出了16选1数据选择器。如图3所示： 图3 16选一数据选择器 接着我们对16选1数据选择器的进行仿真：输入P=（0101 0101 0101 0101）2，输出Out是一个方波。如图4所示：  图4 16选一数据选择器仿真波形 然后，将16选1数据选择和上一个电路组合起来，可以实现对一帧16位数据的加密传输。电路如图5所示： 图5 16位数据的加密传输 最后，在输入端加4个74161控制数据一帧一帧地输入,从而实现一个完整的数据加密传输系统。电路图如图6所示： 图6 完整的数据加密器 对上图所示完整的数据加密，解密系统进行波形分析如下： 图7所示：电路的加密密匙是K=（0001 1000 1111 0000）2，电路的输出是一个占空比为50%的方波，而电路的输入是P=（0101 0101 0101 0101）2 。 图7 完整数据加密器波形1 该图的密匙K不变，输入变为P=（1111 1110 1100 1000）2，输出如图8所示，输入与输出一致。 图8 完整数据加密波形2 2.3 设计小结 这只是一个简单的加密电路，如果要考虑芯片的延时，要实现以上功能所用的芯片必须是高速的，否则电路可能因为延时造成输出紊乱。这样的同步问题出现在下面的情况中：当第16个上升沿方波脉冲输入时16选1数据选择器的CO端输出一个高电平，经过一个非门反馈到输入控制端的LD端，使其处于高电平；在这一上升沿方波脉冲和LD端的高电平使74161处于接受输入的状