EDA与FPGA,Verilog第一章.pptVIP

1.1 组合电路的Verilog HDL描述 3. 8位加法器描述 图1-7 8位加法器仿真波形 图1-8 8位加法器QuartusⅡ综合之RTL电路 1.2 时序电路的Verilog HDL描述 1.2.1 边沿触发型D触发器及其Verilog描述 图1-9 D触发器DFF1 图1-10 D触发器时序波形 1.2 时序电路的Verilog HDL描述 1.2.1 边沿触发型D触发器及其Verilog描述 【例1-12】 1.2 时序电路的Verilog HDL描述 1.2.2 电平触发型锁存器及其Verilog描述 图1-11 锁存器LATCH1模块及其逻辑电路 1.2 时序电路的Verilog HDL描述 1.2.2 电平触发型锁存器及其Verilog描述 【例1-13】 图1-12 例4-13的锁存器时序波形 1.2 时序电路的Verilog HDL描述 1.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述 图1-13 含使能和复位的触发器 图1-14 含异步清0和时钟使能型D触发器的时序图 1.2 时序电路的Verilog HDL描述 1.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述 【例1-14】 1.2 时序电路的Verilog HDL描述 1.2.4 含同步清0结构的D触发器及其Verilog描述 【例1-15】 1.2 时序电路的Verilog HDL描述 1.2.4 含同步清0结构的D触发器及其Verilog描述 图1-15 含同步清零的D触发器 图1-16 含同步清零的D触发器的仿真波形 1.2 时序电路的Verilog HDL描述 1.2.5 含异步清0的锁存器及其Verilog描述 图1-17 含异步清零的锁存器 图1-18 含异步清零的的锁存器RTL视图 图1-19 含异步清零的锁存器仿真波形 1.2 时序电路的Verilog HDL描述 1.2.5 含异步清0的锁存器及其Verilog描述 【例1-16】由连续赋值语句描述的异步 清零锁存器 【例1-17】含异步清零的锁存器 1.2 时序电路的Verilog HDL描述 1.2.6 Verilog的时钟过程描述注意点 【例1-18】 1.2 时序电路的Verilog HDL描述 1.2.6 Verilog的时钟过程描述注意点 图1-20 含异步清零的的锁存 1.2 时序电路的Verilog HDL描述 1.2.7 异步时序电路 图1-21 异步时序电路 1.2 时序电路的Verilog HDL描述 1.2.7 异步时序电路 【例1-19】 1.3 计数器的Verilog HDL设计 1.3.1 4位二进制加法计数器及其Verilog描述 图1-22 四位加法计数器的工作时序 1.3 计数器的Verilog HDL设计 1.3.1 4位二进制加法计数器及其Verilog描述 【例1-20】 1.3 计数器的Verilog HDL设计 1.3.1 4位二进制加法计数器及其Verilog描述 图1-23 4位加法计数器RTL电路 1.3.2 功能更全面的计数器设计 【例1-21】含有异步清零同步时钟使能和同步数据加载功能的十进制计数器 1.3 计数器的Verilog HDL设计 1.3.2 功能更全面的计数器设计 表1-4 关系运算符 图1-24 例1-12的仿真波形 1.3 计数器的Verilog HDL设计 1.3.2 功能更全面的计数器设计 图1-25 QuartusⅡ对例1-21综合后得到的RTL图 习 题 1-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 1-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 1-3 阻塞赋值和非阻塞赋值有何区别？ 1-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？ 1-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。 1-6　图4-27所示的是双2选1多路 选择器构成的电路MUXK。对于其 中MUX21A，当s=0和s=1时， 分别有y=a和y=b。试在一个模块 结构中用两个过程来表达此电路。 习 题 1-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）根据图4-28设计1位全减器。