EDA第7章后半部分.ppt

第7章 Verilog设计的层次与风格 7.7 基本组合电路设计 【例7.24】 74138的Verilog描述 module ttl74138(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output reg[7:0] y; always @(*) begin if(g1 ~g2a ~g2b) //只有当g1、g2a、g2b为100时，译码器使能 begin case(a) 3b000:y=8 //译码输出 3b001:y=8 3b010:y=8 3b011:y=8 3b100:y=8 3b101:y=8 3b110:y=8 3b111:y=8 default:y=8 endcase end else y=8 end endmodule 【例7.25】 8线—3线优先编码器74148的Verilog描述 module ttl74148(din,ei,gs,eo,dout); input[7:0] din; input ei; output reg gs,eo; output reg[2:0] dout; always @(ei,din) begin if(ei) begin dout=3b111;gs=1b1;eo=1b1; end else if(din==8b111111111) begin dout=3b111;gs=1b1;eo=1b0;end else if(!din[7]) begin dout=3b000;gs=1b0;eo=1b1;end else if(!din[6]) begin dout=3b001;gs=1b0;eo=1b1;end else if(!din[5]) begin dout=3b010;gs=1b0;eo=1b1;end else if(!din[4]) begin dout=3b011;gs=1b0;eo=1b1;end else if(!din[3]) begin dout=3b100;gs=1b0;eo=1b1;end else if(!din[2]) begin dout=3b101;gs=1b0;eo=1b1;end else if(!din[1]) begin dout=3b110;gs=1b0;eo=1b1;end else begin dout=3b111;gs=1b0;eo=1b1;end end endmodule 【例7.27】 奇偶校验位产生器 module parity(even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit=^a; //生成偶校验位 assign odd_bit=~even_bit; //生成奇校验位 endmodule 结论1 组合电路的输入一旦有变化，输出马上跟着变化 组合电路一般都用assign语句 当用always描述纯组合电路时，括号内的敏感列表里要把所有的输入列出来 7.8 基本时序电路设计 【例7.30】 电平敏感的1位数据锁存器 module latch1(q,d,le); input d,le; output q; assign q=le?d:q; //le为高电平时，将输入端数据锁存 endmodule 【例7.31】 带置位/复位端的1位数据锁存器 module latch2(q,d,le,set,reset); input d,le,set,reset; output q; assign q=reset?0:(set? 1:(le?d:q)); endmodule 【例7.32】 8位数据锁存器（74LS373） module ttl373(le,oe,q,d); input le,oe; input[7:0] d; output reg[7:0] q; always @* //或写为always @(le,oe,d) begin if(~oe le) q=d; //或写为if((!oe) (le)) else q=8bz; end endmodule 【例7.33】 数据寄存器 module reg_w(dout,din,clk,clr); parameter WIDTH=7; input clk,clr; input[WIDTH:0] di