FPGA实验报告北航电气技术实验.docx

` FPGA电气技术实践 实验报告 院（系）名称  宇航学院 专业名称  飞行器设计与工程（航天） 学生学号  XXXXXXXX 学生姓名  XXXXXX 指导教师  XXXX  2017年11月XX日  实验一 四位二进制加法计数器与一位半加器的设计 实验时间：2017.11.08（周三）晚 实验编号20 实验目的 熟悉QuartusII的VHDL的文本编程及图形编程流程全过程。 掌握简单逻辑电路的设计方法与功能仿真技巧。 3、学习并掌握VHDL语言、语法规则。 4、参照指导书实例实现四位二进制加法计数器及一位半加器的设计。 实验原理 .略 实验设备 1可编程逻辑实验箱EP3C55F484C8 一台（包含若干LED指示灯，拨码开关等） 2计算机及开发软件QuartusII 一台套 调试步骤 1四位二进制加法计数器 参照指导书实例1进行工程建立与命名。 VHDL源文件编辑 由于实验箱上LED指示灯的显示性质为“高电平灭，低电平亮”，为实现预期显示效果应将原参考程序改写为减法器，且”q1= q1+1”对应改为”q1= q1-1”，以实现每输入一个脉冲“亮为1，灭为0”。 由于参考程序中的rst清零输入作用并未实现，所以应将程序主体部分的最外部嵌套关于rst输入是否为1的判断，且当rst为1时，给四位指示灯置数”1111”实现全灭，当rst为0时，运行原计数部分。 参照指导书进行波形仿真与管脚绑定等操作，链接实验箱并生成下载文件 将文件下载至实验箱运行，观察计数器工作现象，调试拨动开关查看是否清零。 可以通过改变与PIN_P20（工程中绑定为clk输入的I/O接口）相连导线的另一端所选择的实验箱频率时钟的输出口位置，改变LED灯显示变化频率。 并且对照指导书上对实验箱自带时钟频率的介绍，可以通过改变导线接口转换输入快慢，排查由于clk输入管脚损坏而可能引起的故障。 2一位半加器 (1)参照指导书实例1进行工程建立与命名。 (2)图形源文件编辑：由于实验箱上LED指示灯的显示性质为“高电平灭，低电平亮”，为实现预期显示效果应将原电路图中两个输出管脚与非门串联以实现原参考输出“高电平亮，低电平灭”。 (3)参照指导书进行波形仿真与管脚绑定等操作，链接实验箱并生成下载文件 (4)将文件下载至实验箱运行，观察半加器工作现象，调试拨动开关查看进位与置数指示是否正常工作。 实验现象 四位二进制加法计数器 SW1下拨为0时，四个LED指示灯可以对输入脉冲从”0000”到”1111”进行十六位循环计数（其中亮为1，灭为0）。SW1上拨为1时可以实现四个LED灯保持全灭清零。且四位二进制加法计数器功能成功实现 一位半加器 SW1与SW2输入分别为”00”、”01”、”10”、”11”时，进位指示与置数指示灯分别显示”00”、”01”、”01”、”10”（其中亮为1，灭为0）。且一位半加器功能成功实现。 实验代码 1四位二进制加法计数器（已修改） entity count4 is port( clk:in std_logic;--waishizhong,fpga_ex2_6 rst:in std_logic;--F1 pin-ab15 q:out std_logic_vector(3 downto 0));--led4-1 end; architecture b1 of count4 is signal q1:std_logic_vector(3 downto 0); begin process(clk,rst) begin if(rst=0)then if (clkevent and clk=1)then q1= q1-1; end if; else q1=1111; end if; end process; q=q1; end 2一位半加器 结果分析 1若在加载运行文件后实验箱上无反应，可以通过更换不同频率输入管脚查看是否为实验箱自带时钟的故障。 2实验箱上LED显示灯与设计逻辑相反时可以通过修改程序逻辑或给电路图添加非门实现正逻辑显示。  实验二 16×16LED点阵四字循环显示 实验时间：2017.11.08（周三