DRAM信号完整性.docVIP

DRAM的信号完整性 RAM的种类 目前D厂常用的是SDRAM、DDR、DDR2，DDR3还用不到。SRAM容量不能满足要求,成本又太高。 DRAM，每个内存单元更少的电路实现，内存单元基于电容器上贮存的电荷，典型的DRAM 单元使用一个电容器及一个或三个FET(场效应晶体管)制成。低成本、高密度，缺点：信息易丢失。 SRAM，每单元六个FET 器件。与DRAM 相比，SRAM 使用起来更简便，接口更容易，数据访问时间更快。 DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。 DDR2 SDRAM 较DDR SDRAM 有多处改进。DDR2 SDRAM时钟速率更高，从而提高了内存数据速率。随着时钟速率提高，信号完整性对可靠运行内存变得越来越重要。随着时钟速率提高，电路板上的信号轨迹变成传输线，在信号线末端进行合理的布局和端接变得更加重要。 目前DRAM的信号带宽： DDR SDRAM 数据速率内存时钟 DDR-266 266 Mb/s/ 针脚133 MHz DDR-333 333 Mb/s/ 针脚166 MHz DDR-400 400 Mb/s/ 针脚200 MHz DDR2 SDRAM 数据速率内存时钟 DDR2-400 400 Mb/s/ 针脚200 MHz DDR2-533 533 Mb/s/ 针脚266 MHz DDR2-667 667 Mb/s/ 针脚333 MHz DDR2-800 800 Mb/s/ 针脚400 MHz DDR2-1066 1066 Mb/s/ 针脚533 MHz DDR3 SDRAM 数据速率内存时钟 DDR3-800 800 Mb/s/ 针脚400 MHz DDR3-1066 1066Mb/s/ 针脚533 MHz DDR3-1333 1333Mb/s/ 针脚667 MHz DDR3-1600 1600 Mb/s/ 针脚800 MHz DDR3-1866 1866 Mb/s/ 针脚933 MHz DDR3-2133 2133 Mb/s/ 针脚1066 MHz DRAM的时钟和命令信号的端接相对简明，因为这些信号是单向的，并端接在电路板上。而数据信号和数据选通是双向的。内存控制器中心在写入操作中驱动这些信号，DDR2 SDRAM在读取操作中驱动这些信号。多个DDR2SDRAM 连接到同一个数据信号和数据选通上，进一步提高了复杂度。 通过提供ODT (芯片内端接)，并提供ODT 信号，实现片内端接，并能够使用DDR2 SDRAM 扩展模式寄存器对片内端接值编程(75 欧姆、150 欧姆等等)，DDR2SDRAM 改善了信号完整性。 经验表明，电阻器值只是变化几欧姆，就可能会给内存系统的可靠运行带来明显影响。 ODT示意图。 DRAM信号完整性的重要性 DRAM信号完整性的重要性:决定整机的稳定性,保障DRAM的SI有一定的难度. DRAM信号完整性有问题,首发症状为系统死机.还可能有功耗大发热、寿命降低等. 何谓信号完整性？ SDRAM信号完整性的关键项: 电源、信号幅值. 上电和初始化时序 1. 对于上电和初始化来说，下列时序是必须的。 供电且保持CKE 低于0.2*VDDQ ， ODT*1 要处于低电平状态(所有的其余脚可以都没有定义.) 电源上升沿不可以有任何翻转,上升沿时间不能大于200mS;并且要求在电压上升沿过程中满足, VDDVDDLVDDQ且VDD-VDDQ0.3 volts. VDD, VDD和VDDQ必须由同一个电源芯片供电, 并且VTT 最大只能到0.95 V, 并且Vref 要时刻等于VDDQ/2，紧跟VDDQ变化。 2. 开始时钟信号并保持信号稳定. 3.在稳定电源和时钟(CK, /CK)之后至少200?s, 然后发布NOP 或者取消选定命令 拉高CKE. 4. 等待至少400ns然后发布预充电所有簇命令.在等待的400ns过程中要发布NOP或者取消选定命令. 5. 发布EMRS(2)命令. (EMRS(2) 命令, 需要将BA0拉低, 将BA1拉高.) 6. 发布EMRS(3) 命令. (为了发布EMRS(3)命令,将BA0和BA1拉高.) 7.发布EMRS命令以激活DLL. (为了发布DLL激活 命令,将A0拉低, BA0拉高并且将BA1-2和A13-A15置低.) 8. 发布MRS命令实现 “DLL复位”.(为了发布DLL 复位命令, 需要将A8拉高并使BA0-1为低) 9. 发布预充电所有簇命令。 10. 至少发布两次自动刷新命令. 11. 将A8拉低，发布模式寄存器设