系统时钟与时序_R.pptVIP

2006.4 电子科技大学EDA协会 tc-q: 时钟有效到输出有效的时间 thold: 数据输入的引脚的数据在时钟无效后需要保持稳定的时间 tsu: 时钟无效之前输入必须保持稳定的时间 td-q: 输入到输出有效时间 Tsu 这个要特别注意与寄存器的区别，这个保持时间是时钟无效之前输入必须保 持稳定的时间．可以这样考虑，如果这个时间没有达到，锁存器不能锁存输入足够的时间，也就不能驱动输出与输入相同． 锁存器和寄存器还有一点主要的不同就是锁存器多了一个Td-q的概念 Simple Register to Register Analysis Simple Register to Register Analysis with Numbers Parallel和Repliation（面积换速度） 通过引入多个、完全相同的并行处理单元来提高系统的性能，典型的应用如乒乓操作等 例1：在RTL设计的一个例子 中间组合逻辑的运算需要的时间超过一个系统周期，且逻辑不易分割，可以对其本部分逻辑进行复制，根据需要可以复制一个或者多个 使能寄存 选择输出 注意：在运算周期超过1的时候，这里有Multicycle path Parallel和Repliation2 例2：3阶FIR滤波器 可以将F