第3章数字系统设计verilog hdl第6版,王金明.pdfVIP

第3章 Quartus Prime使用指南 3.1 Quartus Prime原理图设计 n3.1.1 半加器原理图设计输入 Quartus Prime的主界面 Quartus Prime的主界面 3.1.1 半加器原理图设计输入 输入元件 Quartus Prime的主界面 3.1.1 半加器原理图设计输入 半加器电路图 Quartus Prime的主界面 3.1.1 半加器原理图设计输入 Quartus Prime的主界面 使用New Project Wizard创建工程 3.1.1 半加器原理图设计输入 Quartus Prime的主界面 设置Directory ，Name，Top-Level Entity对话框 3.1.1 半加器原理图设计输入 Quartus Prime的主界面 将设计文件加入当前工程中 3.1.1 半加器原理图设计输入 Quartus Prime的主界面 选择目标器件 3.1.1 半加器原理图设计输入 Quartus Prime的主界面 选择综合器、仿真器 3.1.1 半加器原理图设计输入 Quartus Prime的主界面 工程信息汇总显示 3.1.2 1位全加器设计输入 Quartus Prime的主界面 创建元件符号对话框 3.1.2 1位全加器设计输入 Quartus Prime的主界面 １位全加器原理图 3.1.3 1位全加器的编译 n选择菜单Processing→Start Compilation，或者单击 按钮，即启动了完全编译，完全编译包括如下5个过 程： n 分析与综合 （Analysis Synthesis ）； n 适配 （Fitter ）； n 装配 （Assembler ）； n 定时分析 （TimeQuest Timing Analysis ）； n 网表文件提取 （EDA Netlist Writer ）。 Quartus Prime的主界面 3.1.3 1位全加器的编译 Quartus Prime的主界面 编译信息汇总 3.1.4 1位全加器的仿真 Quartus Prime的主界面 建立Quartus Prime和Modelsim的链接 3.1.4 1位全加器的仿真 Quartus Prime的主界面 设置仿真文件的格式和目录 3.1.4 1位全加器的仿真 Quartus Prime的主界面 自动生成的Test Bench模板文件 3.1.4 1位全加器的仿真 Quartus Prime的主界面 对Test Bench进一步设置 3.1.4 1位全加器的仿真 Quartus Prime的主界面 1位全加器时序仿真波形图