verilog夏宇闻课件.ppt

参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P46~47 count1s_while.v位于count1s_while文件夹中。 count1s_for_good.v位于count1s_for文件夹中。 forever循环应包括定时控制或能够使其自身停止循环，否则循环将无限进行下去！ 尽管Quartus II支持该语句，但一般情况下是不可综合的！如果forever循环被@(posedge clock)形式的时间控制打断，则是可综合的。 forever在测试模块中描述时钟很有用！ always_demo .v位于always_demo文件夹 assign语句在always块之外；循环语句forever语句是在initial块中！ （2）备注：若时钟周期很长而清零信号又是一个窄脉冲信号，如果采用同步清零，则很有可能当清零信号有效时，时钟信号并未到来，那么将不能进行清零。 备注：若块内有多个赋值语句，则在块结束时同时赋值。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P37例3 参见“Quartus II支持的Verilog HDL行为模型.doc” ——fork语句是不可综合的！用在测试文件中，在描述并发形式的行为时很有用。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P38例4 见《数字系统设计与Verilog HDL 》 P161 见《数字系统设计与Verilog HDL 》 P161例6.6，主要应用于计时计数器 counter60.v位于counter60文件夹 语句assign cout = ((qout == 8'h59)&cin)? 1:0;表示当qout == 8'h59且cin=1时，cout=1，而不论此时有无时钟到来；否则cout=0。 case语句与if-else语句有什么区别呢？ if-else语句适于对不同的条件，执行不同的语句；对于每个判定只有两个分支。 case语句适于对同一个控制信号取不同的值时，输出取不同的值！它是多分支语句。 当控制信号只有一个时，最好采用case语句，比较简洁！ 见《数字系统设计与Verilog HDL 》 P163例6.8 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P44 本来是想实现一个二选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P45 本来是想实现一个三选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 当然如果希望sel[1:0]不取00或11时，q保持原来的值，则不必给出default语句。 MAX + PLUS II和Quartus II都支持for语句！ （见《数字系统设计与Verilog HDL》P165[例6.10]) 位于voter7文件夹中 用for语句实现两个8位二进制数乘法（见《数字系统设计与Verilog HDL 》 P165[例6.11]) mult_for.v位于mult_for文件夹中 见《数字系统设计与Verilog HDL》P166[例6.12] mult_repeat.v位于mult_ repeat文件夹中。 nets型变量不能储存值！即不能存储输入 模块中的输入/输出信号类型缺省为wire型——当对输入/输出信号不加以信号类型声明时，则输入/输出信号为wire型。 wire型向量举例： wire[7:0] in,out; assign out=in; //将等号右边的值赋给等号左边的变量。 备注：intege型、real型和time型变量为纯数学的抽象描述，不对应任何具体的硬件电路。 备注：过程赋值语句包括非阻塞赋值语句b<=a;和阻塞赋值语句b=a; 备注：这里reg型变量out1一定是放在过程块语句中，而且必须通过过程赋值语句赋值！ out1代表了一个组合逻辑信号，它是对输入b取反。 备注：这里reg型变量out1代表了一个触发器，当时钟clk的上升沿到来时，它等于输入d的值。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P27 见《数字系统设计与Verilog HDL》P154~157 参见“Quartus II所支持的运算符 .doc” 备注：