MOS管数字集成电路基本逻辑单元设计课件（精品）.ppt

第五章 MOS管数字集成电路基本逻辑单元设计;5.1.1 NMOS管与非门; 二输入与非门的电路结构如图5.1.1（a）所示，工作管是两只串联的增强型NMOS晶体管M1和M2，而负载管是耗尽型NMOS晶体管M3。输入信号分别从两只NMOS晶体管M1和M2的栅极上引入，而输出从NMOS晶体管M1的漏极上引出。只要有一个输入端为低电平，输出将为高电平，如图5.1.1（b）所示，所以它实现与非门的逻辑功能，即：;5.1.2 NMOS管或非门;5.1.3 NMOS逻辑电路设计; ;;5.2 静态CMOS逻辑电路 5.2.1 静态CMOS与非门;5.2.2 静态CMOS或非门;5．2．2 静态CMOS逻辑电路设计 1、静态CMOS逻辑电路结构特点 根据前面分析可知，CMOS逻辑电路结构具有一定的规则，如图5.2.3所示， （1）利用反相器电路结构的形式； （2）安排NMOS下拉管串联实现“与”，而NMOS下 拉管并联实现“或”； （3）设计相应的互补PMOS上拉管。 ;图5.2.3 CMOS逻辑电路结构;2、例子 例1、设计静态CMOS逻辑电路，其功能为;图5.2.5 NMOS下拉管电路;（2）安排互补的PMOS上拉管结构，根据“与”并联关系，“或”串联的结构特点，如图5.2.6所示，可得到PMOS上拉管的结构如图5.2.7所示。;图5.2.7 PMOS上拉管电路;（3）该CMOS逻辑电路的棍图如图5.2.8（a）所示，另一种棍图形式如5.2.8（b）所示。 ;例2、设计CMOS逻辑电路，其功能为;（2）设计NMOS下拉管电路，如图5. 2.9所示；;（3）设计PMOS上拉管电路，如图5.2.10所示；;（4）棍图如图5.2.11所示。;5.3 改进型MOS管逻辑门;5.3.1 伪NMOS逻辑门; ;5.3.2 动态CMOS逻辑电路;图5.3.3 动态CMOS二输入与非门;5.3.3 多米诺逻辑电路;图5.3.4 多米诺逻辑电路结构;图5.3.5 多米诺CMOS电路级联;5.4 MOS管传输逻辑电路; 对于NMOS管，当输入信号为高电平时，NMOS管导通，而当输入信号为低电平，NMOS管关断，如图5.4.1（a）所示。对于PMOS管，当输入信号为低电平时，PMOS管导通，而当输入信号为高电平时，PMOS管关断，如图5.4.1（b）所示。当开关打开时，就可以进行信号传输，所以MOS管也称为传输门。 2、应用 传输门具有速度快、元件少、静态功耗低的特点，可以用来实现各种逻辑功能。在如图5.4.2所示的电路中，如果X=1，D0从输入端传输到输出端Y；而如果X=0，D1从输入端传输到输出端Y。该电路是一个2选1数据选择器，输出Y与输入D0、D1和X的逻辑关系表示如下：;图5.4.2 MOS管传输门实现的2选1数据选择器; 类似于2选1数据选择器的实现原理，可以得到4选1数据选择器的电路结构，如图5.4.3所示，其输出与输入的逻辑关系可表示为： ;5.4.2 CMOS传输门;2、应用 图5.4.3的逻辑功能也可以采用CMOS传输门来实现，如图5.4.5所示，这同样是一个4选1数据选择器。;5.5 锁存器和触发器;图5.5.2 基于二输入NMOS与非门的RS触发器;图5.5.3 基于二输入CMOS与非门的RS锁存器;（2）基于二输入或非门的RS锁存器;;图5.5.6 基于二输入CMOS或非门的RS触发器;2、钟控锁存器;图5.5.8 用与或非门构成钟控RS锁存器电路;（2）钟控D锁存器;图5.5.10 钟控D锁存器;图5.5.11 钟控D锁存器简化电路;5.5.2 D触发器;5.6 寄存器; 用两个动态寄存器就可实现一位的移位寄存器。如图5.6.3所示，用四个动态寄存器可以实现一个二位的移位寄存器。在两相不重叠的时钟信号控制下，经过两个时钟周期后，输入数据X0移位到输出端X2，如图5.6.4所示。