定时器的实际 max-plus制作.docVIP

辽 宁 工 业 大 学 数字系统综合实验 课程设计（论文） 题目： 定时器设计 院（系）： 电子与信息工程学院 专业班级： 通 信091 学 号： 0904050XX 学生姓名： 王 X 指导教师： 褚 丽 莉 教师职称： 副教授 起止时间：2011.12.12—2011.12.26 课程设计（论文）任务及评语 院（系）：电子与信息工程学院 　　　　　　　 教研室：通信工程 学 号 090405013 学生姓名 王普 专业班级 通信091 课程设计（论 文）题 目 定时器设计 课程设计（论文）任务 设计定时器，定时范围1分钟-1小时内手动可调，到时间后声音或闪烁报警，并用MAX+PLUSⅡ验证设计的正确性。 设计要求： 1．熟练掌握组合逻辑电路的设计思路和方法； 2．熟练掌握MAX+PLUSⅡ原理图输入方法； 3．熟练掌握MAX+PLUSⅡ仿真方法并对设计进行仿真验证，直至得出正确的设计方案； 4．熟练掌握MAX+PLUSⅡ编程下载方法并利用EDA实验箱验证设计的正确性； 5．熟练掌握状态转换控制电路的设计方法。 指导教师评语及成绩 平时成绩（20%）： 论文成绩（50%）： 答辩成绩（30%）： 总成绩 ： 指导教师签字： 学生签字： 年 月 日 目录 设计步骤 2 1.1设计流程 2 1.2设计流程解释 2 电路的编译、仿真、下载与显示 8 2.1电路的编译 8 2.2电路的仿真 9 2.3电路的下载 9 2.4电路连线与显示 10 结束语： 13 参考文献 14 设计步骤 1.1设计流程 图1.1 设计总流程 1.2设计流程解释 定时器的设计主要利用倒计时模块和报警显示模块，倒计时模块负责从设定时间开始倒计时，并在报警显示模块的协助显示作用下显示出当定时结束时的状态。整个电路采用分块扫描显示，充分利用显示器。 1.3具体设计过程 倒计时模块：此模块采用的是四片74168芯片级联而成，也相当于两个六十进制的倒计数器的级联而成，通过级联而使得相对应的进位显示符合设计要求，输入用三个计时时钟进行输入，输出采用整体输出，即如图所示的粗线表示Q[3..0]，另外加上与非门实现倒计时模块的复位与开始的功能，整体的电路图如图1.2所示 同样的，为满足实现分层设计电路的构想，附倒计时电路模块的封装电路，如图1.3所示，利用分层的设计理念，使得设计更加严谨与科学。 另外，输入的时钟频率最好是1hz，这种情况下，在不考虑误差的前提下才能正确的实现一个准确的倒计时模块。 图1.2 倒计时模块 图1.3 倒计时模块封装图 显示模块：此模块采用的是分层扫描显示电路，由于部分电路是有编程出来的，所以在此列出部分程序与电路图。如图1.4所示为显示电路的总体电路。 图1.4 显示总电路 显示电路的封装电路如图1.5所示：它所要求的输入为符合倒计时模块输出儿设计的，即为A[3..0]这种形式的，另外，加上一个时钟输入，输出的直接接入试验箱上的显示管上，输出的Y[3..0]对应的接入片选的Y0、Y1、Y2、Y3，从而实现总体的显示功能。另外显示模块的接入应注意所选的插孔的要求，一旦错误可能造成显示的错误。 图1.5 显示模块封装图 其组成电路的封装图如下所示： 图1.6 组成显示模块1 图1.7 组成显示模块2 图1.8 组成显示模块3 图1.9 组成显示模块4 附部分程序如下： 其代码如下：LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY shiyan6_bcd IS PORT( bcdinput: IN STD_LOGIC_VECTOR(3 downto 0); showouta1a2,showoutb,showoutc,showoutd1d2,showoute,showoutf,showoutgm: OUT STD_LOGIC); END shiyan6_bcd; ARCHITECTURE a OF shiyan6_bcd IS BEGIN PROCESS (bcdinput) BEGIN CASE bcdinput IS WHEN 0000=